NL8303536A - Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling. - Google Patents

Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling. Download PDF

Info

Publication number
NL8303536A
NL8303536A NL8303536A NL8303536A NL8303536A NL 8303536 A NL8303536 A NL 8303536A NL 8303536 A NL8303536 A NL 8303536A NL 8303536 A NL8303536 A NL 8303536A NL 8303536 A NL8303536 A NL 8303536A
Authority
NL
Netherlands
Prior art keywords
function
integrated circuit
cells
isochronous
test
Prior art date
Application number
NL8303536A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8303536A priority Critical patent/NL8303536A/nl
Priority to US06/659,395 priority patent/US4656592A/en
Priority to CA000465188A priority patent/CA1224271A/en
Priority to IT8423095A priority patent/IT1209591B/it
Priority to SE8405090A priority patent/SE8405090L/
Priority to DE3437511A priority patent/DE3437511A1/de
Priority to FR848415673A priority patent/FR2557322B1/fr
Priority to GB08425824A priority patent/GB2148029B/en
Priority to JP59214472A priority patent/JPH07107916B2/ja
Publication of NL8303536A publication Critical patent/NL8303536A/nl

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/78Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Microcomputers (AREA)

Description

* * PHQ 83.019 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Geïntegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geïntegreerde schakeling, en werkwijze voer het machinaal testen van zo een geïntegreerde schakeling.
Achtergrond van de uitvinding: ---
De uitvinding betreft een geïntegreerde schakeling op grote schaal (VLSI) bevattende een aantal funktiecellen die door inferanatie-verbindingen onderling en met de buitenwereld verbonden zijn.
5 Het boek van Mead & Conway, Introduction to VLSI systems,
Aridison-Wesley, Philippijns Copyright 1980 beschrijft in Hoofdstuk 7, door C.L. Seitz, problemen die samenhangen met de onderlinge synchronisatie tussen verschillende elementen van de schakeling. Deze problemen nonen met de technologische ontwikkeling in de richting van grootscha-10 lige (VLSI) integratie toe, omdat de schakeltijden van aktieve elementen (poorten, transistoren) snel afnemen met hun afmetingen, terwijl de transperttijden van informaties ignalen over verbindingen tussen deze aktieve elementen minder snel afnemen, en anderzijds het aantal aktieve elementen in één schakeling steeds groter kan warden, zodat de fysieke 15 afmetingen van de schakelingen niet systematisch kleiner werden: de maximale transparttijd over de schakeling blijft dus over de jaren relatief gelijk. Tussen naburige schakelelementen is deze transparttijd gewoenlijk geen bezwaar, maar de eis, dat een willekeurig transpoort binnen de schakeling voldoende snel moet zijn uitgevoerd, legt ofwel een 20 bovengrens op aan de te gebruiken werksnelheid, bijvoorbeeld zoals gedefinieerd door een klokffekwsntie, ofwal een verzameling moeilijk verenigbare restricties aan de relatieve posities van verschillende aktieve elementen, omdat degene die met elkaar kcnrnuniceren niet te ver van elkaar mogen liggen.
25 Dit laatste betekent een toenemende komplikatie bij het ont werpen van grootschalig geïntegreerde schakelingen. Een ander probleem, dat veroorzaakt wordt door het met de jaren toenemende aantal schakelelementen (pocrtekwivalenten) cp een substraatdeel (chip), is de kerrr plexiteit van noodzakelijke testprocedures. Voor niet te grote schake-30 lingen is bijvoorbeeld een voordelige methode aangegeven door
Eichelberger (Amerikaans Qctrooischrift 3 761 695) maar ook hier neemt de komplexiteit van de test snel toe omdat elk bistabiel element van de schakeling een infarmatiebit moet ontvangen en bij een groot aantal van 8303536 » l PHQ 83.019 2 zulke bistabiele elementen de lengte van de testpatronen (bitreeksen), maar vooral de lengte van de reeks testpatronen te groot warden cm in een beperkte tijd te kunnen testen. Er wordt qp gewezen dat zo'n test zowel uitgevoerd kan worden op de fysieke schakeling/ als in simulatie 5 op een als interaktiestrukturen in een cotputergeheugen cpgeslagen •schakeling. Tenslotte wordt ook het ontwerpen van zo'n grootschalig geïntegreerde schakeling steeds kcmplexer, zoals hierna beschreven wordt.
Samenvatting van de uitvinding: 10 Het is een doelstelling van de uitvinding cm de restricties bij het ontwerpen te verzachten, zodat een gestruktureerd ontwerpen mogelijk wordt, en bovendien de testbaarheid van zo een schakeling te verbeteren, respektievelijk het ontwerpen ervan te vergemakkelijken, door de schakeling onder te verdelen in zogenoemde isochrone gebieden.
15 De doelstelling wordt gerealiseerd doordat de uitvinding het kenmerk heeft, dat genoemde funktiecellen gegroepeerd zijn in een aantal 3 funktieblokken, dat voorts de op één enkel substraatdeel (chip) aangebrachte geïntegreerde schakeling is verdeeld in m isochrone gebieden die elk één funktieblok bevatten en dat elk isochroon gebied voor elke 20 informatieverbinding tussen een in dat isochrone gebied gelegen funktie-cel en enige buiten dat isochrone gebied gelegen funktiecel in de desbetreffende informatieverbinding een kcmrunikatiecel bevat, zodat de informatieverbinding tussen twee in verschillende isochrone gebieden gelegen funktiecellen steeds een serieschakeling van twee kcranonikatie-25 cellen bevat, dat twee aldus gepaarde kcmmunikatiecellen onderling ;· steeds verbonden zijn door een informatieverbinding en tenminste twee synchronisatie (handshake) -verbindingen cm middels bidirektionele syn-chronis atievertandingss ignalen een asynchroon informatietransport tussen die gepaarde kcanmonikatiecellen te effektueren en dat voorts elke in-30 formatie-aansluiting van enige funktiecel naar de buitenwereld voorzien is van een verdere kcmmunikatiecel cm informatie- en synchronisaties ignalen met de buitenwereld uit te wisselen, dat de funktiecellen binnen een funktieblok een telkens samenhangend eerste netwerk vormen, en dat de funktieblokken binnen de geïntegreerde schakeling een samenhangend 35 tweede netwerk vormen. Een isochroon gebied is een deel van de schakeling waarin de looptijden van de signalen langs de leidingen verwaarloosbaar klein zijn, dat wil zeggen dat een differentiële variatie qp deze looptijd nooit een variatie in het logische gedrag van de schake- 8303536 i * PHQ 83.019 3 ling teweeg mag kunnen brengen. In een synchroon werkende schakeling is dit dus verwaarloosbaar klein ten opzichte van de synchronisatieperiade.
Wat precies verwaarloosbaar klein is, hangt af van de struktuur van de klokpuls-cyclus (1, 2 of meer veranderingsmanenten per cyclus). In een 5 asynchroon werkende schakeling betekent dit dat de looptijd klein is ten opzichte van de schakelt ij den der logische elementen. Hierbij zijn dan de ongunstige situaties relevant, omdat de schakel tij den met name van voedingsspanning en cmgevingstenperatuur kunnen afhangen en de looptijden weinig of niet variëren. Het realiseren van de komnunikatiecellen 10 kost voor elk isochroan gebied enig subs traatoppervlak. Daarom zal de ornvang van zo een isochroan gebied niet te klein genomen warden. Anderzijds mogen ze niet te groot genomen worden, omdat dan de eis "isochroon gebied" weer noodzaken zal tot verlaging van de werkfrekwentie, respek-tievelijk tot de bovengenoemde stringente eisen aan de relatieve lig-15 gingen binnen het betreffende isochrone gebied, respektievelijk het ontwerpen/testen van de furiktieblokken binnen een isochroon gebied zal kaïpliceren.
Onder een funktiecel wordt verstaan een arrangement van aktie-ve elementen die cp het suhstraatoppervlak een aaneengesloten gebied 20 tenminste nagenoeg geheel bezetten.
In zo'n funktiecel wordt een data- of besturingsinformatie bewerkt of opgeslagen. Een funktieblck kan werden gevormd uit één of meer funktiecellen, waarbij deze funktiecellen onderling van geheel verschillende aard kunnen zijn. Veelal kiest men funktieblokken zó, dat ze 25 alle ongeveer dezelfde grootte hebben. De funktiecellen binnen een funk-tieblok, respektievelijk de funktiehlokken binnen een geïntegreerde schakeling vormen telkens een samenhangend netwerk: juist deze samenhang noopt tot toevoegen van de kctrmunikatiecellen tussen de funktieblokken, terwijl binnen een enkel funktieblok geen (verdere) kemtunika-30 tiecellen nodig zijn.
De infarmatieverbinding tussen twee gepaarde kamen ikatiecel-len kan datalijnen, adreslijnen of besturingslijnen anvatten. Deze lijnen kunnen a priori in één enkele of in twee richtingen doorlaatbaar zijn. Op zichzelf kan één enkele lijn ook meer dan twee kanrunika-35 tiecellen koppelen, op de wijze van een ster-verbinding, een busverbin-. ding, of cp andere wijze. Daarbij is dan uitbreiding van het desbetreffende synchronisatievertandingsnrechanisme veelal noodzakelijk, maar op zichzelf zijn zulke uitbreidingen bekend, bijvoorbeeld middels drie 8303536 «* ♦ PHQ 83.019 4 synchronisatielijnen. In het algemeen kan ock één paar karnunikatiecel-len door drie of meer synchronisatielijnen zijn verbonden.
De schakeling in totaliteit kan zowel synchroon werkend, met externe of interne klok, zijn, ofwel asynchroon werkend, ofwel gemengd.
5 De kommunikatie tussen kcmnunikatiecellen is echter steeds asynchroon. Binnen een isochroon gebied werken van buiten ontvangen synchroniserende signalen steeds onvoorwaardelijk, zender dat vertragingen van signalen binnen het betreffende isochrone gebied het effekt van de synerhonise-rende signalen beïnvloeden. Onder een vertraging van een signaal wordt 10 een zulk looptijd langs elementen van een schakeling verstaan die op zichzelf niet door een synchroniserend signaal beïnvloed kan worden, zoals een vertraging door een lijn, door een kapaciteit of zelfinduktie, en dergelijke. De door bijvoorbeeld een klokcyclus bestuurde houdtijd van een opslagelanent, bijvoorbeeld een schuifregisterelement of een 15 serie schuifregisterelementen wordt daaronder dus niet verstaan. Onder omstandigheden kan zo'n houdtijd bij stokken van de kloksignalen inmers onbegrensd lang duren. Een isochroon gebied is dus een gebied waarin de toegevoerde synchroniserende signalen aldus onvocrwaardelijk werken. Bekende geïntegreerde schakelingen bestaan aldus uit één enkel isochroon 20 gebied. Een cyclus van kloksignalen kan uit een enkelvoudige klokpuls of uit een reeks klokpulsen bestaan, het laatste bijvoorbeeld op de wijze, die op zichzelf voor meerfase dynamische MOS-logika bekend is geworden (bijvoorbeeld middels achtereenvolgende voorlaad- en aftastklok-pulsen). Tussen twee gepaarde isochrone gebieden behoeft de eis van on-25 derlinge isochroniteit niet voldaan te zijn: al naar gelang van de momentane situatie (infarmatie-inhoud van de respektievelijke isochrone gebieden, fysische omstandigheden, klokfrekwentie als deze in principe aanpasbaar is, bijvoorbeeld aan de voedingsspanning) zullen de desbetreffende isochrone gebieden al dan niet op elkaar moeten wachten. De 30 synchronisatievertanding kan op verschillende manieren worden uitgevoerd, bijvoorbeeld met bitsgewijze verzoek/bevestigingssignalen, maar de bevestiging kan ook pas na een voor af bepaald aantal ver zoeks ignalen nodig zijn.
Het is gunstig als tenminste twee, middels tussengeschakelde 35 kommunikatiecellen gepaarde funktieblokken beide verwerkingsfunktie-cellen bevatten. Zo kunnen deze verwer kings blokken snel onderling komr municeren, zonder dat bijvoorbeeld een geheugen tussengeschakeld moet warden. Onder een verwerkingsfunktieblok wordt zo een verstaan dat als 8303536 IP · EHQ 83.019 5 voornaamste funktie heeft het uitvoeren van bewerkingen cp informatie, zodat de vorm of de inhcud van de informatie verandert. Voorbeelden zijn: processaren voor algemene doeleinden, processoren voor speciale doeleinden, zoals invoer/uitvoer, kodering/dekodering en besturingspro-5 cessaren. Andere kategorieën van funktieblokken dan verwerkingsfunktie-blokken zijn bijvoorbeeld geheugenfunktieblokken (lees-schrijf, alleen-lees of tussenvormen zoals PRCM, EAKOM en dergelijke; daarbij kan de organisatie een willekeurige toegankelijkheid meebrengen - matrixgeheu-gen -, maar deze kan ook serieel zijn, zoals in een schuifregister), in-10 farmatieverdelers zoals (de)-multiplexers, en andere. Een funktiehlok kan dus één of meer funktiecellen bevatten.
Het is gunstig als de infcrmatieverbinding tussen een iso-chroon gebied en verdere funktieblokken een register bank bevat die onder besturing van respektievelijke besturingsblokken selekterend met 15 genoemde verder funktieblokken koppelbaar is. Dit levert een met voordeel in grotere schakeling te gebruiken bouwblok.
Het is gunstig als minstens drie, in evenzovele, telkens onderling gepaarde, isochrone gebieden gelegen funktiecellen verbonden zijn middels kcmnunikatiecellen cum tussengeschakelde informatielijnen 20 telkens enkelzijdig doorlaatbaar zijn in een richting van het naastvori-ge naar het naastvolgende isochrone gebied. Zo wordt de verwerkingssnelheid van de elementen der pijplijnstruktuur optimaal gebruikt. Het is voorts mogelijk dat de geïntegreerde schakeling een microprocessor vormt, waarbij tenminste aanwezig zijn een arithmetische en logische 25 funkties vormend (ALU) funktieblok, een geheugenfunktieblak ai een in-voer/uitvoer-funktieblok, walk laatste is voorzien van een infarmatie-aansluiting naar de buitenwereld. Dit levert een voordelige toepassing, met name zijn hier tenminste drie verschillende soorten funktieblok aanwezig.
30
Verdere aspekten van de uitvinding:
Het is gunstig als tenminste één isochroon gebied is voorzien van middelen cm een van een ander isochroon gebied ontvangen testpatroon, respektievelijk resultaatpatroon bit-voor-bit aan een derde isochroon 35 gebied toe te voeren als de geïntegreerde schakeling in een tests tand is. Aldus kan een testpatroon direkt, buitenom de infarmatiemodif loerende struktuur van respektievelijke funktieblokken, direkt naar het te testen funktieblok worden toegevoerd, respektievelijk het resultaatpatroon war- 8303535 PHQ 83.019 6 den af gevoerd. Voor het testen worden de funktieblokken aldus als het ware geïsoleerd. Verder behoeven de interakties tussen de verschillende funktieblokken niet te worden getest, cmdat deze asynchroon zijn, en dus nooit een foutieve interaktie tussen verschillende isochrone gebieden 5 zullen veroorzaken. Hier is namelijk absolute karrektheid verkregen doordat de zekerheid in-het-tijdsdanein geheel is opgegeven: het is a priori volledig onvoorspelbaar wanneer een andere karmunikatiecel het asynchrone synchronisatievertandingss ignaal zal gaan af geven. De algemene bewerkssnelheid in een geïntegreerde schakeling als beschreven kan 10 sterk afhangen van de relatieve lokalisaties der verschillende funktieblokken. Twee nauw samenwerkende funktieblokken, zoals een ALU en bijbehorend besturings-RQM zullen dan dicht bijeen geplaceerd werden. Maar een besturingseenheid voor een seriële in/uitvoerverbinding kan ievers verwijderd cp het substraatdeel worden ontworpen.
15 Het is gunstig als genoemde groep een keten van funktieblokken vormt om testpatronen naar het te testen funktieblok toe te voeren, res-pektievelijk resultaatpatronen van het te testen funktieblok af te voeren, doordat elk isochroon gebied waarvan het funktieblok in de keten is opgenaren voorzien is van, in de keten qpgenemen, kcmmunikatiecellen 20 en de keten aldus tenminste twee kcmmunikatiecellen bevat, en dat laatstgenoemde komunikatiecellen multiplexergewijze telkens een eerste en telkens een tweede stand bezitten, namelijk een eerste stand cm daarin het bijbehorende funktieblok te aktiveren en een tweede stand cm daarin een van een tweede isochroon gebied ontvangen testpatroon, res-25 pektievelijk resultaatpatroon bit-voor-bit aan een derde isochroon gebied toe te voeren. De in/uitvoer van testpatronen respektievelijk testresultaten kan op de gebruikelijke aansluiting op de buitenwereld geschieden, maar ook via een separate testpin.
Het is voordelig als tenminste één isochroon gebied is voor-30 zien van informatieverbindingsmiddelen voor het in een tests tand van de geïntegreerde schakeling met een testcircuit kamman iceren van een resultaatpatroon van een test, doch voor het overige uitsluitend informatie-verbindingen met andere isochrone gebieden bezit. Zulke infeonatiever-bindingsmiddelen kunnen bijvoorbeel een aan meerdere funktieblokken 35 gemeenschappelijke resultaatpatroonafvoerlijn zijn. Dit laatste berust dan cp de veronderstelling dat slechts één van deze funktieblokken tegelijk een resultaatpatroon af zal kunnen geven; andere funktieblokken zijn dan in een wachtstand. Het betreffende testcircuit kan in de ge- 8303535 HJQ 83.019 7 integreerde schakeling zijn opgencroen, ofwel een separate inrichting zijn. Het betreffende testpatroon kan intern in het betreffende funktie-blbk zijn gegenereerd ("self-test"), maar het kan ook van buitenaf werden toegevoerd. Dit kan eventueel gebeuren over een gemeenschappelijke 5 testpatroontoevoerlijn, waarop slechts één aktief funktieblok is aangesloten. De andere funktieblokken zijn alsdan in een wachtstand.
De uitvinding betreft mede een werkwijze voer het testen van een geïntegreerde schakeling volgens één der aspekten van het voorgaande, waarbij de werkwijze de volgende stappen bevat: 10 a) het plaatsen van de geïntegreerde schakeling in een testtoestand; b) het presenteren van een testpatroon in een funktieblok cm met uitsluiting van van andere funktieblokken ontvangbare informaties ignalen van dat testpatroon een resultaatpatrocn te vormen; c) het afveer en van dat resultaatpatrocn van dat funktieblok om het bit-15 voar-bit aan een testcircuit te presenteren; d) het zo nodig herhalen van de stappen b) en c) met andere testpatronen; e) het verifiëren van de resultaatpatrcnen op korrektheid tot een be-trouwbaarheidsgrens wordt bereikt, respektievelijk een fout gedetek-teerd; 20 f) het zo nodig herhalen van de stappen b) tot en met e) voor verdere te testen funktieblokken; g) het goedkeuren op basis van de bereikte te trouwbaarheidsgrenzen, respektievelijk afkeuren qp basis van de gedetekteerde fouten van de geïntegreerde schakeling als geheel; 25 h) het bij goedkeuring plaatsen van de geïntegreerde schakeling in een bereidheidsstand.
Daarmee is een systeem gevormd dat zekere analogieën heeft met het geciteerde octroorschrift van Eichelberger. Maar waar de stand der techniek bistabiele elementen serialiseert en daarna met een testpatroon 30 vult, waarna de bewarkingsslag plaats vindt, gevolgd door wederom seria-lisering van de bistabiele elementen en af voer van het resultaatpatroon, worden volgens de beschreven methode als het ware de funktieblokken geïsoleerd en aan elk van hun een geëigend testpatroon toegevoerd- Dit kan zovel tesamen, maar zal veeleer na elkaar gebeuren, omdat dan steeds 35 een reeks testpatronen die op een bepaald funktieblok betrekking hebben, achter elkaar wordt gevormd respektievelijk de bijbehorende resultaat-patronen warden geanalyseerd. De versnelling is aanzienlijk. Als er vier funktieblokken zijn, elk met 8 bits trede ingang en uitgang, heeft 8303536 PHQ 83.019 8 de beschreven gedistribueerde testmethode voor een 100% test slechts
Q
4 x 2 = 1k testpatronen nodig. Voor een ongedistribueerde test zouden 32 2 testpatronen pas een 100% test opleveren en dit aantal zou veel te groot zijn voor een ekoncmisch toepasbaar systeem. Het beschreven isole-5 ren kan stuk voer stuk gebeuren, maar ock serialiserend, zodat alle isochrone gebieden een desbetreffend testpatroon ontvangen en na bewerking het resultaatpatroon weer geserialiseerd (-per bit, of -per byte) af geven.
De uitvinding betreft mede een werkwijze voor het middels een 10 bibliotheek van vormelementen ontwerpen van een geïntegreerde schakeling qp grote schaal volgens één der conclusies 1 tot en net 10, waarbij genoemde vormelementen het gedragsmodel van de bijbehorende respektieve-lijke funktiecellen vervullen, waarbij de werkwijze de volgende stappen bevat: 15 a) het beschrijven van de door de schakeling met betrekking tot de buitenwereld te vervullen groep van funkties, als een op een afbeeld-element af te beelden eerste lijst van funkties; b) het verdelen van genoemde groep in afzonderlijke funktieblokken en deze op een afbeeldelement afbeelden als een tweede lijst; 20 c) het definiëren van een groep van m ^»3 isochrone gebieden, namelijk elk bestaande uit één funktieblok, en de interakties tussen onderscheidene funktiecellen in verschillende funktieblokken cm aan elke funktiecel binnen een funktieblok die een informatieverbinding heeft met een buiten het betreffende funktieblok gelegen funktiecel een 25 kanrunikatiecel toe te voegen zodat elke informatieverbinding tussen twee in verschillende isochrone gebieden gelegen funktiecellen een serieschakeling van een paar komrunikatiecellen bevat, waarbij een kcmmunikatiecel als vormelement een aansluiting voor een informatiever bind ing, en een synchranisatievertandingsvormelement met twee 30 synchronisatievertandingslijnen bevat; d) het placer en van de funktieblokken, kcmnunikatiecellenen verbindende informatieverbindingen en synchrcnisatievertandingsverbindingen ; e) het oproepen van de per funktiecel gedefinieerde vormelementen uit de bibliotheek.
35 Ontwerpen van een schakeling gebeurt veelal uitgaande vanuit de kleinste vormelementen, terwijl daar successievelijk grotere vormelementen uit worden samengesteld. Het probleem daarbij is dat een samengesteld vormelement niet noodzakelijkerwijs korrekt behoeft te zijn als de enderde- 8303536 I · *
HiQ 83.019 9 len korrekt zijn; weliswaar zullen de verbindingen juist zijn, maar door de eerder geschetste synchrcsnisatieprohleraen kunnen er problemen ontstaan. Volgens de bovenbeschreven werkwijze gaat men van de andere kant uit (top down): het grote geheel wordt uitgesplitst In deelverza-5 malingen van funkties die weer tesamen in één enkel isochroon gebied kunnen warden opgenamen. Daarbij kannen dan geen synchrcnisatiefouten ontstaan in het cnderling koppelen van isochrone gebieden. De opstelling binnen één isochroon gebied moet natuurlijk nog wal goed bevonden zijn, maar dat is door de geringere kcmplexiteit daarbinnen een graad eenvou-10 diger, ei op zichzelf zijn zulke uit één enkel isochroon gebied bestaande schakelingen bekend, en dus impliciet de desbetreffende ontwerpmethode. Eventueel kan een isochroon gebied ook anderverdeeld warden in isochrone deelgebieden die ook weer middels paren kcmmunikatiecellen gepaard zijn.
15
Korte beschrijving van de figuren;
De uitvinding wordt nader uitgelegd aan de hand van enkele figuren. Eerst worden enkele achtergronden van de uitvinding bespraken. Daarna volgt een aantal uitvoer ingsvoarbeelden, en warden enkele voer-2D delige synchrcnisatievertandingsmechanisnen beschreven.
Figuur 1 illustreert de habitus van een isochroon gebied.
Figuur 2 illustreert de verdeling van een geïntegreerde schakeling over meerdere isochrone gebieden.
Figuur 3 geeft een voorbeeld van een schakeling die in een 25 enkel isochroon gebied is te realiseren.
Figuur 4 geeft een gekoipliceerder bouwblok dat twee bestu-ringsfunktieblokken bevat.
Figuur 5 geeft een eenvoudige microprocessor die in drie isochrone gebieden is verdeeld.
30 Figuur 6 geeft een synchronisatievertandingsnechanisme waar door een funktieblok met twee andere funktiehlokken kan komrnniceren.
Figuur 7 geeft een matrix van processaren die elke een isochroon gebied vormen.
Figuur 8 geeft een pijplijnprocessor die in meerdere isochro-35 ne gebieden is verdeeld.
Figuur 9 geeft een synchranisatievertandingsmechanisme bij figuur 8.
Figuren 10a - 10e geven elementaire voorbeelden van gedistri- 8303536 EHQ 83.019 10 a * t bueerd testen.
Figuur 11 geeft een isochroan gebied met mtxLtiplexergewij ze georganiseerde karmonikatiecellen.
Figuur 12 geeft een isochroan gebied met infarnatieverbindings-5 middelen voor testpatronen/resultaatpatronen.
Figuur 13 geeft een organisatiediagram voor het ontwerpen van een geïntegreerde schakeling volgens het voorgaande.
Figuur 14 geeft een stroomdiagram voor het ontwerpen van een geïntegreerde schakeling volgens het voorgaande.
10
Achtergronden op fysisch niveau;
Allereerst worden enkele achtergronden van de uitvinding op fysisch niveau besproken. Een grootschalig geïntegreerde schakeling bevat velerlei elementen, zoals: transistoren, met name schakeltransisto-15 ren; kapaciteitselementen, bijvoorbeeld uitgevoerd als MOS-condensatoren; weerstanden, op verschillende manieren uitvoerbaar; signaalverbindingen in metaal (bijvoorbeeld aluminium); idem in polysilicium; idem in gediffundeerde uitvoering. Op zichzelf zijn signaalverbindingen in gediffundeerde of polysilicium uitvoering relatief langzaam, zodat waar moge-20 lijk, signaalverbindingen in metaal worden gebruikt. Met name moeten deze metaalverbindingen gebruikt warden voor de positieve en negatieve voedingslijnen, veelal wordt het substraat daardoor verdeeld in topologische subgebieden die onderling slechts middels polysilicium of gediffundeerde lijnen in verbinding staan. Ook als de kloksignalen over grote 25 delen van de schakeling moeten worden toegevoerd zullen ze tenminste gedeeltelijk in polysilicium- of gediffundeerde uitvoering gerealiseerd zijn. Voor deze laatste twee technieken is in eenzelfde technologisch proces, bijvoorbeeld bij een draadhreedte van 2 mikron, de lijnvertraging gevormd door een R-C kcmbinatie. Voor de lijn zelf geldt dat beide 30 grootheden evenredig zijn met de lengte van de lijn, zodat deze vertraging kwadratisch met de lengte varieert. Als in de KC-produkten ook andere elementen meespelen, bijvoorbeeld een extern weerstands- of ka-paciteitselement, dan wordt de variatie met de lijnlengte minder steil. Als alle afmetingen van een verbinding (lengte, breedte, dikte) met een 35 gelijke schaalfaktor p worden verkleind warden de schakeltijden der transistoren ook vaak' een faktor P kleiner. De vertraagtijd van een lijn, waarvan de afmetingen ook met een faktor P verkleind werden is veelal ongeveer konstant. Hieruit volgt dat het geschetste probleem van de ver- 8303538 * * PHQ 83.019 11 traging door de lijnen bij het verkleinen van de schaalafmeting relatief steeds nijpender wordt. Een extra vergroting van het probleem treedt op doordat tesamen met het verkleinen van de schaalafmeting ook het aantal transistor en en andere elementen op eenzelfde geïntegreerde schakeling 5 steeds groeit: in feite blijven de afmetingen van gangbare schakelingen, in millimeters gerekend, goeddeels kcnstant. Daarbij wordt dan wel een steeds gekcmpliceerder funktie vervuld. Ook hierdoor wordt het probleem van de vertraging in de verbindingslijnen steeds nijpender. Als de lengte (in millimeters) konstant is, wordt de vertraagtijd bij schaal ver ander ing 2 10 (breedte, dikte) een faktor P groter. De pakkingsdichtheid van de poor- 2 ten wordt een faktor P groter. De verhouding tussen de vertraagtijd over 2 een globale verbinding en een poarttijd wordt dus een faktor P groter.
Het blijkt dat bij een verkleining van de schaalfaktar de grootte van een isochroon gebied (in poorten gerekend) betrekkelijk langzaam moet afne-15 men: als de schaal voldoende groot is, is de noodzaak tot onderverdeling dus niet aanwezig.
Figuur 1 illustreert de habitus van een isochroon gebied, dat is begrensd door de onderbroken lijn 150. Dit gebied bevat een aantal logische funkties 152 tot en met 160 die in een keten zijn geschakeld: de 20 volgende kan pas funktioneren als de voorgaande zijn resultaat heeft afgeleverd. In thans gangbaar MQS-proces is de vertragingstijd in een poartfunktie typisch van de grootte van 5 nsek. Als zulke poorten direkt na elkaar geplaatst zijn, is de vertraagtijd over de verbindingen tussen de getoonde poortfunkties klein, bijvoorbeeld van de grootte van 1 nsek.
25 Een voor de getoonde schakeling toelaatbare klokfrekwentie is dan bijvoorbeeld ongeveer 30 MHz. In de praktijk kiest men een lagere, wanneer de mee te rekenen looptijden buiten het beschreven isochrone gebied niet veel kleiner zijn dan 30 nsek. De elementen 152 - 160 zijn op te vatten als "funktiecellen" en tesamen als "funktieblok". De kcratunikatiecellen 30 voor aansluiting op andere isochrone gebieden worden nader besproken.
Figuur 2 illustreert de verdeling van een geïntegreerde schakeling over meerdere isochrone gebieden. Cirkel 162 stelt de gehele in de schakeling te vervullen funktie, bijvoorbeeld "microprocessor" voer.
Deze funktie is verdeeld in drie subalterne funkties, bijvoorbeeld: 35 datapad, besturingspad en invoer/uitvoerbewerking, respektievelijk gesymboliseerd door de cirkels 166, 164, 168. Het datapad 166 (funktie) is verdeeld middels cirkels 174 (ALU) en 176 (RAM). Het besturingspad 164 is verdeeld middels cirkels 170 (besturing ROM) en 172 (prograirmateller 8303536 PHQ 83.019 12 en dergelijke). Door onderbroken lijnen is aangegeven dat het besturings-pad gelokaliseerd is in een enkel isochrocn gebied, en dat het datapad gedistribueerd is over twee isochrone gebieden. De invoer/uitvoerbewerking kan eveneens op verschillende manieren gedistribueerd zijn over 5 meerdere isochrone gebieden. Het feit welke funktiecellen tussen de res-pektievelijke isochrone gebieden gepaard zijn, hangt af van de uit te voeren bewerkingen, maar op zichzelf zijn in meerdere funktiecellen/ blokken verdeelde microprocessors bekend, echter zonder synchronisatie-vertanding tussen de onderscheidene isochrone gebieden.
10 Met betrekking tot synchronisatievertandingen zijn er vele verschillende mogelijkheden, waarvan een aantal is beschreven in het artikel door K.L. Thurber, A Systematic Approach to the Design of Digital Bussing Structures, Proceedings AFIPS Ccnf. Fall 1972, pp. 719 - 740, en ook bijvoorbeeld één in het Amerikaanse Octrooischrift 4 357 658. Het 15 aantal synchronisatieverbindingen tussen twee onderling gepaarde funktie-blokken is gewoonlijk minstens gelijk aan twee, maar door een groter aantal kan vaak de informatietransportsnelheid en/of de betrouwbaarheid warden vergroot. Daarbij is voor elke verbinding meest een aparte fysieke drager aanwezig, al is dit geen absolute geldige beperking.
20
Uitvoeringsvoorbeelden; de opbouw binnen een isochrocn gebied.
Figuur 3 geeft een voorbeeld van een schakeling die in een enkel isochroon gebied 220 is gerealiseerd. Daarbinnen bevat het blok 222 de besturing en het blok 224 de eigenlijke be/verwerking. Eerst wordt de 25 besturing besproken. In dit uitvoeringsvoorbeeld vindt de besturing plaats middels programmeerbare logische arrangementen (PDA) 106, 108 en de registers 102, 104, 110. In een andere realisatie kan uit een aantal flipflops zonder gebruik van PLA's een besturingseenheid warden gevormd. Het PLA-arrangement 106 verzorgt de synchronisatievertanding met andere 30 funktieblokken, r espekt level ij k andere isochrone gebieden. Aan de bovenkant lopen de signalen UPTS/UJSR, aan de onderkant de signalen DRTS/ DJSR. De naamgeving is als volgt: DRTS: return from subroutine van ondergeschikte PLA-struktuur DJSR: jump to subroutine (naar ondergeschikte PLA-struktuur) 35 URTS/DJSR: hetzelfde ten aanzien van bovengeschikte PLA-struktuur.
De signaalrichtingen "boven/onder" zijn steeds tegengesteld. Tussen de delen PLACQM en PLACQD zijn intern bediende trekkerschake-lingen 110 aangebracht. Het signaal FRE aktiveert het kodedeel, de sig 8303536 PHQ 83.019 13 nalen RDY en HLP aktiveren het kcnminikatiedeel 106. De door het kode-deel 108 gevormde uitgangssignalen warden bepaald door de geïnpliraenteer-de funktie. Op zichzelf is het bekend cm net een programmeerbaar logisch arrangement een volgordebesturingsinrichting (sequencer) te realiseren;
5 de inhoud van FLSCQD wordt dus niet nader geëxpliceerd. RDY en HLP
initiëren kamunikatie met een ondergeschikte FEA, RDY en HLP (geïnverteerde waarde van HLP) met een bovengeschikte. Het register 102 ontvangt externe instruktiesignalen vanuit een ander isochrocn gebied, op ingang 109 (bit-breedte willekeurig), signalen uit het dataverwerkingsdeel 10 qp ingang (en) 112, alsmede interne toestandssignalen INTSTAIE van register 104 over lijn (en) 103. Behalve deze signalen INTSTATE geeft het register externe instruktiesignalen af qp uitgang (ai) 107 voor een ander isochrocn gebied en signalen voor het dataverwerkingsdeel op lijn (en) 105. De signalen RDY (gereed) en HLP (help) warden ook door FEA 108 als 15 uitgangssignalen gegenereerd.
Het gedeelte 224 bevat het dataverwerkingsgedeelte, ook wel "datapad" genoemd, in tegenstelling tot de naam "control pad" voer het overige gedeelte (108, 106, en andere). Dit kan bijvoorbeeld een arith-metische en logische eenheid ALU zijn, een register bank of -stapel, een 20 invoer/uitvoerelement voor aansluiting op een buitenwereld. Het gedeelte 224 is middels twee dataverbindingen 226, 228 op bovenliggende, respectievelijk onderliggende struktuur aangesloten. Zoals aangegeven zijn de aansluitingen 226, 228 beide tweezijdig doorlaatbaar, maar dat is geen vereiste. Daarmee.is figuur 3 beschreven.
25 Figuur 4 geeft een gekcmpliceerder bouwblok dat twee bestu- ringsfunktieblokken bevat en geheel in één enkel isochroan gebied opge-nemen wordt. Het verwerkingsblok 134 is hier een register bank RBGBNK. De besturingsfunktieblokken zijn van het type dat bij figuur 3 is beschreven, de afbeelding is enigszins vereenvoudigd weergegeven. Het geheel is 30 bevat in isochrocn gebied 136. Via de trombus SORBUS wordt aangegeven welk van de registers met de uitgaande bus OP2BUS moet worden verbanden. Via de besteirmingsbus DESBUS wordt aangegeven welk register door data van de resultaatbus RESBUS moet worden gevuld. De synchronisatievertan-dingen werden verzorgd door telkens een lijnenpaar JSR/RTS (1, 3).
35 Voorts is de uitgang OP1BUS beschikbaar als uitgang van in dit uitvoe-ringsvoorbeeld een accuimulatorregister. De echo-elamenten 138 verzorgen een halve synchronisatievertanding tussen de drie delen 130, 132, 134. Daartussen vormen de lijnen SELBUS en CLKBU5 de besturingslijnen.
8303536 PHQ 83.019 14
Zo'n halve synchronisatievertanding wordt hier kortheidshalve niet nader besproken.
Het doorbreken van de lijnen JSR2, RTS2 verschaft de mogelijkheid cm daartussen een ALU-eenheid aan te sluiten die een operatie uit-5 voert op de informatie van een van de operandbussen OP(1, 2)BUS, nadat het door SORBUS aangegeven register met de andere operandbus is verbonden. Na de operatie wordt de ingangsbus RESBUS verbonden met het tweede register cm daarin het resultaat van de bewerking op de slaan. (Geselek-teerd door DESBUS.) 10 Figuur 5 geeft een eenvoudige microprocessor die in drie iso chrone gebieden is verdeeld; op zichzelf kan een microprocessor in meerdere isochrone gebieden worden verdeeld, dit zal afhangen van de kcm-plexiteit, van de veelheid van funkties, en van de beperkingen die gevormd warden door de relatie tussen klokfrékwentie en de looptijd van 15 signalen in de schakeling. In figuur 5 bevat het rechtse gedeelte een dood (alleen-lees) programmageheugen 92, en een besturingsgedeelte daarvoor 90. Het middelste gedeelte bevat een arithmetische en logische eenheid (ALU) 88, en een besturingsgedeelte daarvoor (86). Het linkse gedeelte bevat een invoer/uitvoereenheid 84 en een besturingsgedeelte 20 daarvoor. Er zijn hier drie funktionele eenheden, elk in een eigen iso-chroon gebied. De drie funktieblokken zijn telkens twee aan twee gepaard, middels datalijnen 100, 104, besturingslijnen 94, 108 en synchronisatie-lijnen, zoals 96, 98. De bondflappen van de grootschalig geïntegreerde schakeling 80 zijn eenvoudshalve niet aangegeven. Voer het ontwerpen van 25 een uitgebreide schakeling is het gunstig als er een beschrijving per bouwblok, verschaft is op een hoog abstraktieniveau. Zo is het bij het ontwerpen van een schakeling mogelijk cm de funktieblokken te specificeren middels de als parameters te definiëren funktie, bijvoorbeeld middels de breedte van het datapad, stapeldiepte, geselekteerde instruk-30 tieverzameling. Door een op zichzelf bekend bibliotheekselektiemechanis-me wordt dan het juiste ontwerp voor dat betreffende funktieblak gekozen. Zulke bibliotheekmechanismes, waarbij de vorm van een schakelelement opgeroepen wordt door het specificeren van een door dat schakelelement uit te voeren funktie, zijn in ccmputer-geassisteerde-ontwerpsystemen 35 (CAD) voor geïntegreerde schakelingen zeer gebruikelijk.
Naast de eerder genoemde mogelijkheden voor funktieblok zijn er veel meer, waarvan er hierna een aantal, met bijbehorende besturings-funkties, worden genoemd.
8303536 PHQ 83.019 15 a. Geheugen/ met funktiedekodeurs, adresdekodeurs, aanpassing aan het datapad/ herinschrijforganisatie (refresh) en extra registers.
b. ALU, met besturIngsdekodeurs, funktievooners, registers, en zo verder.
c. I-O-eenheid, met tenminste enkele registers (ten minste één voor elke S richting), funktiedekodeur, (in, uit / lezen, schrijven), eventueel programmeerbaar, en voorzien van adreskodering.
d. Register bank of registerstapel met aanwij sdekoder ing (pointer), en funktiedekodering.
e. Tijdgever, eventueel programmeerbaar.
10 Binnen een isochrocn gebied geeft de besturingseenheid instrukties aan het datapad en test bepaalde kondities daarin. Deze besturingseenheid kan in een voorkeursuitvoering goeddeels volgens figuur 3 zijn uitgevoerd.
Figuur 6 geeft hierbij een synchranisatiemechanisme als een 15 toestandsdiagram, het walk bevat twee dubbele synchrcnisatievertandingen, bij A net betrekking tot het naasthoger gerangschikte funktieblok, bij B met betrekking tot het naastlager gerangschikte funktiebldc. Verder is er nog een enkele synchrcnisatievertanding met betrekking tot het hide PLACM) middels de signalen RUN en (UP of DCWN).
20 De over te dragen informatie wordt geldig gemaakt voordat het bijbehorende validatiesignaal (U/D) JSR hoog wordt. In een dubbele syn-ebrenisatievertanding wordt daarna bijvoorbeeld het signaal (U/D)RTS als bevestigingssignaal gebruikt. Bij de opstelling op het substraat warden funktieblokken die veelvuldig met elkaar kcmmuniceren bij voor-25 keur dichtbij elkaar geplaatst. Als dit niet gedaan wordt, treden er weliswaar geen fouten op, maar door de noodzakelijke wachttijden voor het voltooien van het onderhavige informatietransport gaat de schakeling als geheel langzamer werken: de bewerkingen die snel kunnen, warden ode snel geëffektueerd, maar de bewerkingen die langzamer moeten, warden 30 ook langzamer uitgevoerd (hier is onder "bewerking", mede het daartoe noodzakelijke informatietransport begrepen). Op zichzelf kan de "veelvuldigheid" van een informatietransport tussen twee voorafbepaalde funktieblokken afhangen van het soort bewerkingen dat de gehele geïntegreerde schakeling moet uitvoeren en voor vele schakelingen is dat 35 geen konstant gegeven. Naast de al eerder bespreken signalen wordt voor de overige de volgende lijst van betekenissen gegeven: READY = ready DA3K1 = Down AEKncwledge 1
UACK1 = Up ACKnowlege 1 WATT = WATT
8303536 PHQ 83.019 16 RSTRT = ReSTaRT DACK2 = Down Acknowledge 2
RUN =s RDN RETRN = RETuRN
CALL = CALL UACK2 = 1¾) Acknowledge 2
Figuur 7 geeft een geïntegreerde schakeling die bevat een 5 matrix van processor en die elk een isochroon gebied vannen. Op zichzelf zijn meerdere hiërarchische niveaus mogelijk, waarbij saimige proces-saren wél en andere niét in meerdere isochrone gebieden zijn verdeeld. Binnen de in onderbroken lijnen getekende begrenzing van de elektronische schakeling bevinden zich zes processoren 20, 22, 24, 26, 28, 30 die bij-10 voorbeeld elk bevatten een aritbroetische en logische eenheid (ALU), een prgraimiageheugen voor besturingsinformatie, bijvoorbeeld speciale (dedicated) logika, een lees-schrijfgebeugen voor intermediaire (data/ adres) informatie, besturingsdekodering, elementen voor toe/afvoer naar buiten van informatie, en een deze elementen verbindende bus voor data-, 15 adres-, en besturingsinformatie. Deze onderdelen zijn niet nader gedetailleerd. Voorts bevat processor 20 een klokelement 34, processor 26 een klokelement 36, en zo verder voor de overige processoren. Er zijn zeven paren processoren, namelijk 20/26, 20/22, 26/28, 22/28, 22/24, 28/30 en 24/30. Als voorbeeld wordt slechts het paar 20/26 nader be-20 sproken. Deze processoren zijn onderling verbonden door een bidirektio-nele datalijn 64, een synchronisatielijn in een eerste richting 66, en een synchronisatielijn in een tweede richting 68. Deze lijnen zijn als enkelvoudig aangegeven, maar dat is geen beperking. De datalijn kan bijvoorbeeld 8 bits breed zijn, en in simplex, half duplex of volledig 25 duplex bedrijf operationeel zijn. De synchronisatielijnen kunnen enkelvoudig of meervoudig zijn, ze kunnen zoals hier in één richting syn-chronisatievertandingssignalen, of dezelve in beide richtingen doorlaten. Het synchronisatievertandingsprotocol wordt nader besproken. Op overeenkomstige manier als met processor 26, is processor 20 ook middels 30 data- en synchronisatieverbindingen aangesloten op de bondflappen 44, 46, 48 (in westelijke richting) en op de bondflappen 38, 40, 42 (in noordelijke richting). Evenzo is de processor zo aangesloten op de bcnd-flappen 50, 52, 54 (in oostelijke richting) en de processor 24 op de bondflappen 56, 58, 60 (in zuidelijke richting). Deze geïntegreerde 35 schakeling is dus middels aansluiting op een zelfde schakeling verder uitbreidbaar. De meesterkloksignalen arriveren vanuit een externe klok op de bondflappen 32 en worden over alle processoren verdeeld. Elke processor bekomt zijn eigen, onvoorwaardelijke kloksignalen vanuit zijn 8303536 * * PHQ 83.019 17 eigen lokale klakelement dat door de meesterkloks ignalen wordt gesynchroniseerd. De syrahrcnisatievertandingssignalen warden lokaal met de meesterklok gesynchroniseerd, cm de tijd als het ware te kwantiseren: het asynchrone karakter van de synchronisatie blijft daarbij gehandhaafd 5 doordat de processaren telkens op elkaar zullen moeten wachten. Zo zijn met betrekking tot de synchronisatievertanding de kicks ignalen niet onvocrwaardelijk doordat een wederzijdse signalering elk data (adres-/ besturings-) transport zoals over de lijn 64 begeleidt. Door het ver-tandingskarakter moet bijvoorbeeld een transportverzoek- (request) -signaal io steeds voorafgaan aan een transpertbevestigingssignaal (acknowledge). De synchronisatievertanding kan ook zonder een dergelijke kwantisering van de tijd worden geeffektueerd, en is dan ook asynchroon op "mioro-niveau".
De schakeling van figuur 7 is in zes, in eerste instantie alle gelijkwaardige , isochrone gebieden verdeeld. Deze schakeling heeft in het ge-15 tekende geval minstens 33 bondflappen, als alle verbindingen enkelvoudig zijn en twee voedingsaansluitingen worden meegeteld. De bondflappen kunnen extern worden doorverbonden, zo bijvoorbeeld 44 met 50 (data), 46 met 52/48 met 54 (synchrcnisatievertandingssignalen in twee richtingen) . Anderzijds is het soms voordelig cm het aantal bondflappen be-20 perkt te houden, zodat niet alle rand-processaren met de buitenwereld kunnen kaïmuniceren, maar bijvoorbeeld alleen diegene die langs één der langste zijkanten gelegen. Als de datapaden meerdere bits breed zijn, zoals eerder gesteld, zal slechts een beperkte selektie van de datapaden met de bondflappen direkt te verbinden zijn. Een oplossing kan 25 dan zijn de toepassing van (de-)multiplexers, eventueel op te nemen in een daarvoor gereserveerd funktieblok, dit laatste zal dan weer een separaat isechroen gebied vermen.
Figuur 8 geeft een pij plijnprocessar die in meerdere isochrone gebieden is verdeeld; figuur 9 geeft daarbij het synebronisatiever-30 tandingsmechanisme. Bij zo'n pijplijnprocessar is ook parallelsgewijze verwerking van de informatie aan de orde. De figuur geeft drie opeenvolgende trappen, waarvan er slechts één nader wordt besproken (aangegeven binnen blok 200). Elke trap vormt een afzonderlijk isochroon gebet bied. Het blok beschikt over twee paar kcnnunikatielijnen cm met/yoer-35 gaande (202/204) respektievelijk het volgende (206/208) blok te kamu-niceren. Voorts is er een register 210 (hier als vier bits breed aangegeven) cm van het voorgaande blok afkomstige informatie middels een kloksignaal CLK cp lijn 212 in cp te slaan. De niet afzonderlijk aange- 8303536 PHQ 83.019 18 geven karamanikatie-eenheid van het blek kan zich nu in een van de volgende vier toestanden bevinden.
1. Klaar: de eenheid heeft data overgezenden naar het volgende blok en wacht nu qp nieuwe te verwerken data vanuit het voorgaande blok; 5 2. start: de eenheid heeft data ontvangen van het voorgaande blok, en bevestigt dit, tevens wordt deze data in het nieuwe register (210) geklokt en de instruktiedelen van het blek krijgen de opdracht cm de data te verwerken ; 3. run: de eenheid wacht tot de instruktiedelen de data hebben verwerkt; 10 4. aanroep: de eenheid stuurt een bericht aan het naastvolgende blok, data dat hij/daarvoor beschikbaar heeft gesteld en dat hij wacht tot dit bevestigd wordt.
In het toestandsdiagram van figuur 9 vindt de kcratunikatie plaats net enkele synchronisatievertandingen. In figuur 6 was een dubr 15 bele synchranisatievertanding nodig omdat daar de vertandings-cyclus pas beëindigd mag worden nadat de over te dragen informatie geldig is geworden, en dat is in figuur 9 een niet noodzakelijke eis. Daardoor zijn er in. figuur 9 vier bevestigingstoestanden overbodig: het kantuni-katiemechanisme wacht niet totdat het volgende funktieblok gereeed is, 20 zodat de toestand "wacht" (WAIT) overbodig is.
De toestand "terugkeer (RETURN)" is hiermede in de "start"-toestand ondergebracht. Als de binnengekeken data verwerkt is, kan alleen kommmikatie plaats vinden met de naastvolgende eenheid.. 1 2 3 4 5 6 7 8 9 10 11 8303536
Beschrijving van werkwijze en inrichting voer het gedistribueerd testen: 2
Zoals in het voorgaande beschreven is, zijn de verschillende 3 isochrone gebieden in het tijdsdomein geïsoleerd. Het testen van het 4 gehele geïntegreerde circuit kan daarom gebeuren middels het testen van 5 alle funktieblokken afzonderlijk. Hiervoor zijn evenwel enkele speciale 6 voorzieningen noodzakelijk. Eerst worden enkele voorbeelden gegeven 7 waarin de isochrone gebieden/funktieblokken in een keten zijn geschakeld.
8
In figuren 10a - 10e stellen de blokken elk een isoebroen gebied voer 9 met daarin telkens een funktieblok en kcmmunikatiecellen voor aanslui 10 ting qp andere funktieblokken/ isochroongebieden.
11
In figuur 10a zijn alle informatieverbindingen unidirekticneel.
De normale aansluitingen zijn ononderbroken getekend. De synchrcnisatie-lijnen zijn niet apart aangegeven. De informatie arriveert over lijn 250. Deze wordt daarop in blok 252 bewerkt, waarbij de infermatie-inhoud kan EHQ 83.019 19 veranderen. De bewerkte informatie gaat over lijn 254 naar blok 256, waarbij de informatie verder kan veranderen. Daarna wordt de informatie over lijn 258 afgevoerd, bijvoorbeeld naar een gebruiker. In de testsituatie voer blok 256 wordt de onderbroken lijn geaktiveerd: dit be-5 tekent dat het testpatroon op lijn 254 bit-voar-bit overeenstemt met het testpatroon cp lijn 250 doordat de onderbroken lijn buitenom blok 252 gaat.
Figuur 10b geeft een andere uitvoering dan figuur 10a. Hier zijn de testpatronen direkt van de buitenwereld in het te testen hide 10 262 te ontvangen. De afvoer der resultaatpatrcnen geschiedt via blek 266. In de testsituatie wordt de onderbreken getekende verbinding geaktiveerd zodat dan geen informatiemodifikatie in blek 266 geëffektueerd kan worden en de resultaatpatrcnen bit-voar-bit op de uitgangslijn 268 verschijnen. Bit-voar-bit betekent dat uit elke bit van het uitgangsre-15 sultaat een bit van het oorspronkelijke patroon terug te vinden is. Dit kan betekenen, dat er een bitsgewijs herkodering nodig kan zijn, bijvoorbeeld "alle bits inverteren".
In de cpzet van figuur 10c is het te testen blok 276 noch aan ingang, noch aan uitgang direkt met de buitenwereld kcumunicerend, 20 maar is telkens een verder blok (272, respektievelijk 280) tussengescha-keld. Daarom worden in de testsituatie beide onder treken lijnen geaktiveerd, zodat de blokten 272, 280 geen invloed hebben op test- respektievelijk resultaatpatrocn.
In de cpzet van figuur 10d is het te testen hide 296 bidirek-25 tioneel met het blek 292 verbonden, welk laatste als enige op de buitenwereld is aangesloten. Daarom warden in de testsituatie beide onderbroken getékende lijnen geaktiveerd zodat het blok 292 geen invloed heeft cp test- respektievelijk resultaatpatrocn. In sommige gevallen kan het voorkomen, dat bepaalde funktieblokken geen informatieveranderende in-30 vloed kunnen hebben, bijvoorbeeld doordat ze zijn uitgevoerd als regis-terstapel. In dat geval kan het in saimige gevallen overbodig zijn cm een omleidingslijn aan te brengen.
In de opzet van figuur 10e zijn er twee te testen blokken 310, 312, die beide informaties ontvangen van blok 308. Voor het testen van 35 blek 310 wordt dan de onderbroken getekende lijn 304 geaktiveerd om testpatronen bit-^voor-bit direkt aan blok 310 toe te voeren. Voor het testen van blok 312 wordt overeenkomstig lijn 306 geaktiveerd.
8303536 EHQ 83.019 20
Figuur 11 geeft een isochrocn gebied met multiplexergewd.jze georganiseerde kommunikatiecellen. Het gebied beslaat de rechtboek 300. De kcmmunikatiecel 302 ontvangt Informatie over lijn 308 en voert over de lijnen 310 een bidirektioneel synchrcnisatieprotocol uit. Kcnraunika-5 tiecel 304 verstuurt informatie over lijn 312 middels een synchronisa-tieprotccol over lijnen 314. In dit uitrvoeringsvoorbeeld bevatten de kcmmunikatiecellen beide een tweewegschakelaar met een eerste stand en een tweede stand. De eerste stand verbindt lijn 308 met ingangsregister 316 en uitgangsregister 318 met lijn 312. Onder interaktie met de in 10 synchronisatieblok 306 van de kcnmunikatiecellen ontvangen synchronisaties ignalen, en ander afgifte van synchronisatiesignalen door dat synchro! isatieblok worden de registers 316, 318 op de juiste manier ge-vuld/geleegd en voert verwerkingsblok 320 intern isochrocn de λ/oor het funktieblok typerende, maar hier niet relevante, bewerkingen uit. Ele-15 ment 322 is een dekoder, die aanspreekt op een bepaald ingangssignaal-patroon. Het is ook mogelijk dat element 322 een ontvanger is voor een specifiek testbesturingssignaal dat (¾) een gereserveerde aansluitpin van het package van de geïntegreerde schakeling verschijnt, maar zo'n testbesturingssignaal is hier eenvoudshalve niet aangegeven. Als dit 20 testbesturingssignaal, respektievelijk de gespecifiëerde ingangssignaal-patronen, verschijnen, nemen de genoemde tweewegschakelaars hun tweede stand aan en wordt de qp lijn 308 ontvangen informatie via lijn 324 di-rekt op lijn 312 weer afgegeven, zender dat een informatiever anderende bewerking kan worden uitge\/oerd. Het terugstellen van de schakelaar kan 25 gebeuren ofwel na een bepaalde tijd, ofwel na een aantal testpatronen (doordat element 306 een teller bevat), of simpelweg door het verdwijnen van het testbesturingssignaal. Door samenwerking met het externe testbesturingssignaal en specifieke kodewoorden in de respektievelijke in-gangsregisters kunnen verschillende ketens van ontweken funktieblokken 30 worden gevormd. In een andere uitvoering bevat alleen de uitgaande kan-munikatiecel 304 een tweewegschakelaar; dan werden wel testpatronen, respektievelijk resultaatpatronen bewerkt, maar de eventueel geïntroduceerde veranderingen zijn niet naar buiten zichtbaar. Het is ook mo-gelijk dat alleen de kcuirsmikatiecel 302 aan de ingang een meerstanden-35 schakelaar bevat, wenneer namelijk de verwerkingsschakeling 320 dan toch steeds dezelfde informatie af geeft, die bijw/oarbeeld gemaskeerd wwerdt door de langs de lijn 324 ontvangen testpatronen (bijvoorbeeld op de wijze van een open-kollektcr-aansluiting). In de opzet van figuur 10e 8303536 PHQ 83.019 21 kan deze ingang dan een driestandenschakelaar bevatten. Bij meerdere ingangen en een enkele uitgang kan de meerstandenschakelaar aan de uitgang zijn cpgencmen, tesamen met verschillende anleldingen voer de respektievelijke ingangen. In de opzet van figuur 10c worden dan eerst 5 door een eerste stuurboord de blokken 272# 276 buitengesloten, ai wordt blok 280 getest. Als blok 280 "goed” bevonden is, zijn er twee mogelijkheden: a) eerst wordt blok 280 buitengesloten door het laatste testwoard. Daarna wordt blok 272 buitengesloten door het tweede stuurwoord. Tweede 10 stuurwoord en laatste testwoard kunnen hetzelfde zijn. Als blok 276 "goed" bevonden is, wordt het buitengesloten door het laatste testwoard van zijn eigen serie. Dan wordt blok 272 getest. De test wordt beëindigd door beëindigen van het externe testbesturingssignaal.
b) als blok 280 geen geheugen heeft, dat wil zeggen dat de uitkomst bij 15 testwoard (n+1) onafhankelijk is van de eerder aangeboden testwoarden, behoeft blok 280 niet meer buitengesloten te worden als het goed bevonden is. Dan zijn er voer n funktieblokken slechts (η—1) stuur-woorden nodig. Uiteraard is het resultaatwoord in zo'n geval bepaald door de te testen funktie in het betreffende funktiehlok en ook door 20 de (karrekt bevonden) funktie (s) in nageschakelde funktiehlok (ken).
In het geval van een bus kunnen de erop aangesloten funktieblokken selektief middels adressering werden geaktiveerd.
Een andere qpzet voor het gedistribueerd testen wordt beschreven aan de hand van figuur 12 die toont een isochrocn gebied met infar-25 matieverbindingsmiddelen voor testpatranen/resultaatpatrcnen. De opzet van de schakeling kant goeddeels overeen met die van figuur. 3, met een kcrrnunikatiegedeelte CQMMU, een bestur ingsgedeelte CNTRL, en een ver-werkingsgedeelte DATA. Het bes tur ingsgedeelte ontvangt de OPCODE en het verwerkingsgedeelte ontvangt ingaande data IARG en zendt uitgaande data 30 OAPG uit. De verwerking geschiedt doer besturingssignalen CMD, eventueel kenditioneel ander medebesturing door een signaal CCND. Het betreffaide isochrone gebied maakt deel uit van een schakeling met meerdere isochrone gebieden. Het bes tur ingsgedeelte CNTRL is aangesloten op een lijn SCANIN cm een testpatroon te ontvangen; het eigenlijke in-nemen van dit 35 patroon gebeurt door besturing van een testkarmando op lijn OPCQD. Een resultaatpatroon wordt daarop af gegeven cp de lijn SCANQUT, desgewenst kan dit gebeuren onder besturing van een tweede testkommando op lijn OPCOD. De lijnen SCANIN en SCANCUT zijn aangesloten (¾) een testcircuit 8303536 EHQ 83.019 22 dat deel uit kan maken van de geïntegreerde schakeling. Het testcircuit test de resultaatpatronen op konkcrdantie met de telkens bijbehorende testpatronen. Het is op de verschillende SCANIN/SCANCOT lijnen aangesloten via een (de-) irultiplexerstruktuur, en bezit een uitgang naar de 5 buitenwereld cm de verschillende toestanden aan te geven: test, niet-test, goed, fout. Het is ook mogelijk dat het testcircuit niet deel uitmaakt van de geïntegreerde schakeling, doch dat alleen de (de)multi-plexerstruktuur op het substraat is aangebracht. De lijnen SCANIN/' "Ί SCANCüT kunnen enkelvoudig zijn. In een voordelige uitvoeringsvorm wcardt 10 de schakeling zo getest dat steeds slechts één isochroon gebied aktief is; door de invoering van het synchronisatievertandingsmechanisme tussen verschillende isochrone gebieden is dit zeer eenvoudig realiseerbaar.
Dan neemt ook slechts één isochroon gebied op enig ogenblik een testpatroon op, zodat de lijnen SCANIN qp alle te testen isochrone gebieden 15 parallelsgewijze kunnen zijn aangesloten. Cp overeenkomstige manier kunnen dan ook de lijnen SCANCÜT parallelsgewijze op alle te testen isochrone gebieden zijn aangesloten. De (de)multiplexerstruktuur ten behoeve van het testcircuit kan dan ook achterwege blijven. Het aantal aansluitingen voer testen kan op de volgende manieren nog worden verminderd: 20 a) het testpatroon wordt niet van buiten af aan het isochrone gebied toegevoerd, maar in dat isochrone gebied zelf gegenereerd, bijvoorbeeld middels een teruggekcppeld "maxjmuitriengté’-schuifregister. Ook kunnen de resultaten weer met zo’n teruggekcppeld schuifregister worden verwerkt, het resultaatpatroon vertoont dan de kenmerken van een 25 zogenoemd "handtekening"-patrocn. Als dit bijvoorbeeld 16 bits telt, 16 is slechts 1 mogelijkheid van de 2 een korrekt patroon, de andere "*16 zijn fout. Daarbij is er een kans van ongeveer 2 dat een fout niet tot uiting komt in een inkerrekt resultaatpatroon; in vele gevallen is zo’n risico acceptabel.
30 b) de lijnen SCANIN en SCANOOT worden gekembineerd; er is dan een bi-direktioneel aktiveerbare zend/ontvangschakeling in het betreffende isochrone gebied (en evenzo ook in het testcircuit) noodzakelijk.
Het ontwerpen van een geïntegreerde schakeling volgens het voorgaande: 35 Figuur 13 geeft een organisatiediagram voer het ontwerpen van een geïntegreerde schakeling volgens het voorgaande. Dit organisatiediagram geeft aan de verschillende programmatische onderdelen (programma’s en gegevensbestanden) van het ontwerpsysteem, alsmede hun funktionele 8303536 EHQ 83.019 23 interakties. Eerst zullen de onderdelen warden besproken, die zonder gebruik te maken van kanmnikatiecellen het ontwerpen van een geïntegreerde schakeling mogelijk maken. Het blok HARDSIM is een programma geschreven in de programmeertaal SIMULA vaar de door de schakeling te 5 vervullen funkties, mede bevattende een aantal hulpproCedures waardoor op eenvoudige manier een aantal elementaire onderdelen kunnen warden aangeroepen, zoals "cel”, "signaal", "invoer", "uitvoer". De elementen van dit hlok zijn voldoende hulpmiddelen cm het gedrag en de struktuur van de geïntegreerde schakeling te beschrijven. Een en ander is inmiddels 10 gepubliceerd in het artikel "HJLLES, a VLSI programming environment" door L. Spaanenburg et al., Digest CICC '83, pp. 456 -460, Rochester,
New York, May 1983. Het hlok HARDSIM levert als resultaat (van het door een ontwerper invoeren van de funktiespecifikaties) een aantal gegevensbestanden. Samenwerkend met het blok HARDSIM bevat het blok LAYOOT een 15 mede in dat artikel gepubliceerde struktuur die de voer de in SIMULA beschreven schakeling een geometrie produceert, middels een aan dat blok LAYCOT interne gegevensbestandsstruktuur. Het gedeelte van het organisatiediagram boven de onderbroken lijn FIR geeft daarmee een grootschalige en strukturele beschrijving van de funktiehlokken. Bij zo'n 20 "top-down" benadering wordt dus eerst de globale funktie gespecificeerd, waarbij het prograitma, middels voarafbepaalde regels, in de funktiebe-schrijving niet gespecificeerde funkties voorspeld warden. Veelal zal het ontwerpen dan in een aantal slagen gedaan warden, waarin volgende slagen een nadere gedragsbeschrijving als invoer vergen voor hetgeen 25 in voorgaande als globalere gedragsbeschrijving is ingevoerd. Bij het voerspellen kunnen uiteraard ook verkeerde deelfunkties warden gevormd, die in een volgende slag ock kerrektie behoeven. Aan de andere kant definieert het vernoemde artikel vanaf het onderste niveau (botterrrup) achtereenvolgens de volgende elementen: 30 - elementaire geleiderblokken; - kruisingkontakten van geleiders (zelfde laag, verschillende lagen met dóórkontaktering, verschillende lagen met elektrisch niet aktieve scheidingslaag-cross-over-, verschillende lagen met elektrische aktieve scheidingslaag-transistor) ; 35 - componenten, bijvoorbeeld transistor (vertikaal of lateraal); - masker als verzameling van elementen zoals transistors, en dergelijke; - poorten, bijvoorbeeld afhankelijk van allerlei procedures.
In het gedeelte onder de lijn SEC zijn de voornaamste gegevensbestanden 8303536 EHQ 83.019 24 als achthoeken, de overige elementen, met name programma's, als rechthoeken aangegeven. Het centraal gelegen blek DESING vormt een ontwerp-gegevensbestand met het intern gedefiniëerde formaat van het logisch diagram. Het daarboven gelegen blok MADCUT interpreteert het gegevens-5 bestand van blek DESING en vormt een kernvers ieprcgranma. In bepaalde gevallen, afhankelijk van de definitiestruktunr van het blok DESING kan konversie achterwege blijven. ET wordt opgemerkt dat de inbreng van de ontwerper bestaat in het kiezen van de gegevens die in de SIMULA taal worden toegevoerd, en dat het overige boven de lijn FIR en onder de 10 lijn SEC dan causaal bepaald is en zo volgens de stand der techniek wordt uitgevoerd. In feite bevat het bestand DESING een viertal deelbestanden, omdat elk stuk van een schakeling twee aspekten bezit, namelijk een volume, en een rand, en voor beide is een struktuurbeschrijving zowel als een gedragsbeschrijving noodzakelijk. Daarbij zijn er zoals hier-15 boven vermeld, een aantal lagen, die elk hun eigen schakelingsstukken bevatten. De struktuurbeschrijving geeft steeds antwoord pp vragen: waar is wat?, de gedragsbeschrijving pp vragen: wat doet wat? Nu is middels het blok DESING een logische beschrijving op expressieniveau van de geïntegreerde schakeling gevormd.
20 Het blok PBOCEES bevat een gegevensbestand betreffende de specifieke eigenschappen van de te gebruiken technologie. Het blok WAVPORM bevat een gegevensbestand betreffende de golfvormen der ingangssignalen.
Het blok TESALS bevat een progranma dat middels de logische 25 beschrijving (blok DESING) en de golfvormen der ingangsgegevens een simulatie van de onderscheidene poorten uitvoert, waaruit, ter beoordeling door de ontwerper, als uitkomst "korrekt" of "dubieus" kan volgen. Uit deze, pp zichzelf bekende, simulatie kan bijvoorbeeld volgend dat er een "race-konditie" in de schakeling aanwezig is, doordat van een 30 logische poort gelijktijdig twee ingangssignalen zouden veranderen, hetgeen op de uitgang kortdurende, logische ongerechtvaardigde, tussen-toestanden tengevolge zou hebben. Als zo'n fout zich zou voordoen, wordt een afkeuring gesignaleerd, en moet het ontwerp worden veranderd, respectievelijk moeten de invoergegevens werden gewijzigd. Volgens het 35 bekende systeem zou zo'n feut op alle niveaus van de cntwerpprocedure kansekwenties kunnen hebben, met name ook in de delen boven de lijn FIR. Het blok TRSIT3 bevat een programma dat is ontworpen door de firma "Leuven Research and Development Corporation" van de Universiteit van 8303536 • ί1 ff EHQ 83.019 25
Leuven, België. Dit voert middels de te vannen logische funkties uit het blok DES ING, de technologiegegevens uit het hide PROCEES en de golf-vanngegevens uit het blok WAVFORM en de geanetrisering der afzonderlijke trans is tor en een simulatie op trans is tamiveau van overeenkomstige 5 aard als in het blok TESALS op poartniveau gebeurt. Hier kunnen dus ander omstandigheden kanflikten blijken ten aanzien van elektrische specificaties van deze transistaren (zoals bijvoorbeeld vermogen, impedantie, of snelheid). Het blok DEBAET bevat een assemblageprograirma dat op basis van de te vormen logische funkties uit het blok DES ING 10 middels de technologiegegevens uit het blok PRCCEES een kanversie bewerkstelligt tussen celnamen en maskerbesebrijvingen, bijvoorbeeld in de vorm van per masker een verbonden reeks rechthoeken. Daarna warden deze maskergegevens teruggevoerd naar het gegevensbestand in het blok DESING,
De blokken STAT, LDES en MADEST betreffen in het bijzonder de 15 interaktie met de operateur, respektievelijk ontwerper. Het blok STAT bevat een programma dat middels toestandsdiagrarmen uit het blok DESING een poertdiagram vormt in de vorm van een beschrijving met Booleaanse fcmtules. Daaruit kan selektief een lijstvarmige afbeelding geëffektueerd warden op een videomonitor of een ander medium, zoals een printmedium.
20 In ter aktie met de operateur kan plaats vinden middels selektief adresseren van de lijst, ter afbeelding van een voarafbepaald deel. Als een wijziging moet worden geëffektueerd, moet deze elders in het ontwerp worden ingevoerd, bijvoorbeeld middels aanpassing van de signaalvormer (blok WAVFORM), verandering van de funktie (blok HARDSIM), toevoegen 25 van buffertrappen (blok DDES). Het blek LDES werkt evenals het blek STAT cp basis van gedragsbeschr ij vingen. Het bevat een programma dat middels de poartbeschrijvingen uit het blok DESING een lijstvarmige afbeelding daarvan kan vormen ter afbeelding op een CRT of ander medium, bijvoorbeeld als een lijst van poorten, met een lijst van de aan de in-30 gang van elke poert, respektievelijk uigang van elke poert verbonden andere poorten. Bovendien bevat deze lijst een sublijst van andere, cp poartniveau gedefinieerde elementaire elementen, zoals omzettere voor spanningsniveaus en bistabiele elementen van onderscheidene types. Ook hier kan weer middels selektieve adressering een deel van de lijst op 35 een CRT-inrichting werden af geheeld, en eventueel karrekties, daardoor geïndiceerd, in één der andere blokken aangehracht. Er wordt nog op gewezen dat het blok DESING een cellenbibliotheek bevat die cp verschillende abstraktieniveaus is beschreven en op deze respektievelijke niveaus 8303536 PHQ 83.019 26 kan worden aangesproken. Older meer bevinden ook de gegevens voor het later te bespreken blok CCMCEL zich in het gegevensbestandsblok DES ING. Het blok MADEST bevat een programma dat werkt op de struktuurbeschrij-ving van de geïntroduceerde transistcren uit het blok DES ING, en middels 5 technologiegegevens het blok PROCESS cp een videomonitor of ander medium een lijstvormige afbeelding kan geven van te gebruiken standaard transistors met bijbehorende posities en oriëntaties, respektievelijk als een lijst van maskerhoekcoördinaten van de desbetreffende maskers. Daarna kan door een operateur een selektieve adressering warden verricht cm 10 van deze lijst een deellijst af te beelden.
Met blok MADEST is bovendien een grafisch afbeeldingselement verbindbaar cm middels selektieve adressering van de desbetreffende lijsten (met lijstnunmer, of anderszins) met de bij de respektievelijke lijstnummers behorende geometrische coördinaten, een beeld te vormen.
15 Dit beeld bestaat uit rechthoeken, waarbij een eenvoudig algorithms bepaalt of een beeldpunt binnen een bepaalde rechthoek, bijvoorbeeld een transistardeel, gelegen is, of er juist buiten. Zulke algorithmes zijn eerder beschreven. Verder wordt steeds een bepaalde klasse van polygonal (bijvoorbeeld een polygoondiffusievak of een flipflop) in een bepaalde 20 toegedeelde kleur af geheeld. Het is bekend cm met bijvoorbeeld 64 verschillende, transparante of solide kleuren te werken.
Volgens de bekende techniek is het gedeelte boven de streep FIR direkt aangesloten op het gedeelte beneden de streep SEC. Dit brengt konsekwenties met zich mee in de zin dat een ongerechtigheid, 25 fout of verandering in het onderste deel, respektievelijk het funktio-neren van dit deel, konsekwenties heeft voor alle onderdelen, dus ook voor de invoer (parameters, funkties) in de blokken HARDSIM en LAYOOT. Dit kan onder omstandigheden noodzaken tot een groot aantal hérbewer-kingsslagen. Volgens de voor het ontwerpen relevante aspekt van de uit-30 vinding wordt het boven de lijn FIR gelegen gedeelte van het organisa-tiediagram verbonden met het onder de lijn SEC gelegen gedeelte via een tussengeschakeldblokCQPCEL. Het blok CQMCEL bevat een prograirma dat in het bovendeel gekoncipiëerde funktieblokken op de hun paarsgewijze verbindende kcmoounikatielijnen door paarsgewijs aan elkaar toe-35 gevoegde kcmmunikatiecellen suppleert. De struktuur- en gedragsbeschrij-ving van deze cellen kunnen weer in het gegevensbestand van het blok DESING zijn qpgencmen. Eventueel kunnen deze kcmmunikatiecellen in verschillende vorm aanwazig zijn, bijvoorbeeld afhankelijk van de struktuur 8303536 EHQ 83.019 27 en kwantiteit van de kamounikatie (bijvoorbeeld enkelzijdige versus dubbelzijdige kanrunikatie, en volgens verschillende bitbreedtes). De eerder genoemde hérbewerkingsslagen behoeven nu nooit te werden doorgezet tot het niveau van de interaktie tussen de onderscheidene funktie-5 blókken: kerrekties en feuten hebben dan altijd slechts invloed tot,aan de scheidslijn SEC (althans voor zover ze in het benedendeel van het ontwerpsysteem tot uiting kwamen).
Figuur 14 geeft een stroomdiagram voer het ontwerpen van een geïntegreerde schakeling volgens het voorgaande. Blok 500 geeft aan dat 10 de lijst van te vervullen funkties wordt opgesteld, eventueel in ge-pararretriseerde vorm. In blok 502 wordt deze lijst, al dan niet geselecteerd, afgedeeld. In blok 504 wordt uit de lijst van funkties een lijst van funktieblokken gevormd. Deze gang van zaken kan in inter aktie-ve bewerkingsslagen worden uitgevoerd. De afbeelding van de lijst van 15 funktieblokken wordt in blok 504 geeffektueerd. In blok 506 wxardt besloten of de lijst van funktieblokken aldus kerrekt is. In blok 508 werden voer elk blok de samenstellende vormelementen opgeroepen en binnen het isochroon gebied van het betreffende funktieblok geplaceerd. Het testen en her bewerken binnen de afzonderlijke funktieblokken gebeurt op 20 ’-conventionele manier zonder gebruik te maken van de in ter aktie-isolerende werking van het blok CCMCEL. Dit kan bijvoorbeeld vooraf gebeuren; in feite wordt dan gewerkt met een bibliotheek van korrekte funktieblokken. Na de eventuele herbewerkingsslagen wordt in blek 510 het proces gestept. Het testen van de geïntegreerde schakeling kan nu op meer niveaus 25 gebeuren: a. de test van elk apart funktieblok op korrekte werking. Dit is hierboven beschreven; b. de test van de gehele schakeling op verwerkingskapaciteit (performance) . Dit gebeurt door het aanbieden van een aantal te verwerken 30 siganlen bijvoorbeeld een zogenaamde "benchmark" test. Nu is niet de kerrektheid, doch de verwerkingssnelheid in het geding. 1 8303536

Claims (12)

1. Geïntegreerde schakeling op grote schaal (VLSI) bevattende een aantal funktiecellen die door informatieverbindingen onderling en met de buitenwereld verbonden zijn, met het kenmerk, dat genoemde funktiecellen gegroepeerd zijn in een aantal m ^ 3 funktieblokken, dat voorts de op 5 één enkel substraatdeel (chip) aangebrachte geïntegreerde schakeling is verdeeld in m isochrone gebieden die elk één funktieblok bevatten en dat elk isocbroon gebied voor elke informatieverbinding tussen een in dat isochrone gebied gelegen funktiecel en enige buiten dat isochrone gebied gelegen funktiecel in de desbetreffende informatieverbinding een kommu-10 nikatiecel bevat, zodat de informatieverbinding tussen twee in verschillende isochrone gebieden gelegen funktiecellen steeds een serieschake-ling van twee karmunikatiecellen bevat, dat twee aldus gepaarde kamu-nikatiecellen onderling steeds verbonden zijn door een inforanatiever-binding en tenminste twee synchronisatie (handshake)-verbindingen cm 15 middels bidirektionele synchronisatievertandingss ignalen een asynchroon informatietransport tussen die gepaarde karmunikatiecellen te effektue-ren en dat voorts elke informatie-aansluiting van enige funktiecel naar de buitenwereld voorzien is van een verdere kcmrunikatiecel cm informatie- en synchronisatiesignalen met de buitenwereld uit te wisselen, dat 20 de funktiecellen binnen een funktieblok een telkens samenhangend eerste netwerk vormen, en dat de funktieblokken binnen de geïntegreerde schakeling een samenhangend tweede netwerk vennen.
2. Geïntegreerde schakeling volgens conclusie 1, met het kenmerk, dat tenminste twee, middels tussengeschakelde karmunikatiecellen ge- 25 paarde funktieblokken beide verwerkingsfunktiecellen bevatten.
3. Geïntegreerde schakeling volgens conclusie 1 of 2,. met het kenmerk, dat de informatieverbinding tussen een isochroon gebied en verdere funktieblokken een registerbank bevat die onder besturing van respektievelijke besturingsblokken selekterend met genoemde verdere 30 funktieblokken kqppelbaar is.
4. Geïntegreerde schakeling volgens conclusie 1, met het kenmerk, dat minstens drie, in evenzovele, telkens onderling gepaarde, isochrone gebieden gelegen funktiecellen verbonden zijn middels kcmmunikatiecellen cum tussengeschakelde informatielijnen die telkens enkelzijdig docrlaat- 35 baar zijn in een richting van het naastvorige naar het naastvolgende isochrone gebied.
5. Geïntegreerde schakeling volgens één der voorgaande conclusies, met het kenmerk, dat deze een microprocessor vormt doordat tenminste aan- 8303535 * »' EHQ 83.019 29 wezig zijn een arithmetische en logische funkties vormend (ALU) funktie-blck, een geheugenfunktieblok en een invoer/uitvoer-funktieblok, welk laatste is voorzien van een informatie-aansluiting naar de buitenwereld.
6. Geïntegreerde schakeling volgens één der conclusies 1 tot en 5 met 5, net het kenmerk, dat tenminste één isochroon gebied is voorzien van middelen cm een van een ander isochroon gebied ontvangen testpatroon, respektievelijk resultaatpatroan bit-voor-bit aan een derde isochroon gebied toe te voeren als de geïntegreerde schakeling in een tests tand is.
7. Geïntegreerde schakeling volgens één der conclusies 1 tot en 10 met 5, het welk een te testen funktieblok bevat dat middels een groep van verdere funktieblokken met de aansluiting naar de buitenwereld is verbonden, mat het kenmerk, dat genoemde groep een keten van funktieblok-ken vonnt cm testpatronen naar het te testen funktieblok toe te voeren, respektievelijk resultaatpatronen van het te testen funktieblok af te 15 voeren, doordat elk isochroon gebied waarvan het funktieblok in de keten is opgencman voorzien is van, in de keten cpgencmen, kammanikatiecellen en de keten aldus tenminste twee kcmrunikatiecellen bevat, ai dat laatstgenoemde kaïminikatiecellen imltiplexergewij ze telkens een eerste en telkens een tweede stand bezitten, namelijk een eerste stand cm daar-20 in het bijbehorende funktieblok te aktiveren en een tweede stand cm daarin een van een tweede isochroon gebied ontvangen testpatroon, respektievelijk resultaatpatroon bit-voor-bit aan een derde isochroon gebied toe te voeren.
8. Geïntegreerde schakeling volgens één der conclusies 1 tot en 25 met 5, met het kenmerk, dat tenminste één isochroon gebied is voorzien van infcrnatieverbindingsmiddelen voor het in een tests tand van de geïntegreerde schakeling met een testcircuit kcrtmuniceren van een resultaatpatroon van een test, doch voor het overige uitsluitend informatie-verbindingen met andere isochrone gebieden bezit.
9. Geïntegreerde schakeling volgens één der conclusies 1 tot en met 5, net het kenmerk, dat tenminste één isochroon gebied is voorzien van inforxnatieverbindingsmiddelen voor het in een tests tand van de geïntegreerde schakeling net een testcircuit kcmmuniceren van een testpatroon en een resultaatpatroon dat door dat testpatroon is teweegge-35 bracht, doch voer het overige uitsluitend informatieverbindingen net andere isochrone gebieden bezit.
10. Geïntegreerde schakeling volgens een der conclusies 8 of 9, met het kenmerk, dat genoemde infcrriatieverbindingsmiddelen voer het af- 8303536 <* * PHQ 83.019 30 voeren van een resultaatpatrocn een aan meerdere isochrone gebieden gemeenschappelijke geleider bevatten.
11. Werkwijze voor het testen van een geïntegreerde schakeling volgens één der conclusies 6 tot en met 10, met het kenmerk, dat de 5 werkwijze de volgende stappen bevat: a) het plaatsen van de geïntegreerde schakeling in een testtoestand; b) het presenteren van een testpatroon in een funktieblok cm met uitsluiting van van andere funktieblokken ontvangbare informatiesignalen van dat testpatroon een resultaatpatrocn te vonten; 10 c) het af voeren van dat resultaatpatroon van dat funktieblok cm het bit-voor-bit aan een testcircuit te presenteren; d) het zo nodig herhalen van de stappen b) en c) met andere testpatronen; e) het verifiëren van de resultaatpatronen op korrektheid tot een betrouwbaar he idsgrens wordt bereikt, respektievelijk een fout gedetek- 15 teerd; f) het zo nodig herhalen van de stappen b) tot en met e) voor verdere te testen funktieblokken; g) het goedkeuren op basis van de bereikte betrouwbaarheidsgrenzen, res-pektievelijk afkeuren op basis van de gedetekteerde fouten van de ge- 20 integreerde schakeling als geheel; h) het bij goedkeuring plaatsen van de geïntegreerde schakeling in een bereidheidsstand.
12. Werkwijze voor het middels een bibliotheek van vormelementen ontwerpen van een geïntegreerde schakeling qp grote schaal volgens één 25 der conclusies 1 tot en met 10, waarbij genoemde vormelementen het gedragsmodel van de bijbehorende respektievelijke funktiecellen vervullen, met het kenmerk, dat de werkwijze de volgende stappen bevat: a) het beschrijven van de door de schakeling met betrekking tot de buitenwereld te vervullen groep van funkties, als een cp een afbeeld- 30 element af te beelden eerste lijst van funkties; b) het verdelen van genoemde groep in afzonderlijke funktieblokken en deze op een afbeeldelement afbeelden als een tweede lijst; c) het definiëren van een groep van 3 isochrone gebieden, namelijk elk bestaande uit één funktieblok, en de interakties tussen ander- 35 scheidene funktiecellen in verschillende funktieblokken cm aan elke funktiecel binnen een funktieblok die een informatieverbinding heeft met een buiten het betreffende funktieblok gelegen funktiecel een kanmunikatiecel toe te voegen zodat elke informatieverbinding tussen 8303536 PHQ 83.019 31 twee in verschillende isochrene gebieden gelegen funktiecellen een serieschakeling van een paar kantnonikatiecellen bevat, waarbij een karnunikatiecel als vormelement een aansluiting voer een informatie-verbinding, en een synchrcnisatievertandir^svormelement net twee g synchronisatievertandingslijnen bevat; d) het placeren van de funktieblakken, kcnnunikatiecellen, en verbindende infoonatieverbindingen en synchrcnisatievertandingsverbindingen; e) het oproepen van de per funktiecel gedefinieerde vormelementen uit de bibliotheek. 10 15 20 25 30 1 8303536
NL8303536A 1983-10-14 1983-10-14 Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling. NL8303536A (nl)

Priority Applications (9)

Application Number Priority Date Filing Date Title
NL8303536A NL8303536A (nl) 1983-10-14 1983-10-14 Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling.
US06/659,395 US4656592A (en) 1983-10-14 1984-10-10 Very large scale integrated circuit subdivided into isochronous regions, method for the machine-aided design of such a circuit, and method for the machine-aided testing of such a circuit
CA000465188A CA1224271A (en) 1983-10-14 1984-10-11 Very large scale integrated circuit subdivided into isochronous regions, method for the machine-aided design of such a circuit, and method for the machine- aided testing of such a circuit
IT8423095A IT1209591B (it) 1983-10-14 1984-10-11 Circuito integrato su larghissima scala, suddiviso in regioni isocrone, metodo per la progettazione di tale circuito conl'assistenza di una macchina emetodo per il collaudo di tale circuito con l'assistenza di unamacchina.
SE8405090A SE8405090L (sv) 1983-10-14 1984-10-11 Vlsi-krets som er uppdelad i isokrona regioner, sett for maskinell konstruktion av en sadan krets och sett for maskinell testning av en sadan krets
DE3437511A DE3437511A1 (de) 1983-10-14 1984-10-12 Integrationsschaltung fuer grossschaltkreise, die in isochrone gebiete unterteilt ist, verfahren zum maschinengesteuerten entwerfen einer derartigen schaltung und verfahren zum maschinengesteuerten pruefen einer derartigen schaltung
FR848415673A FR2557322B1 (fr) 1983-10-14 1984-10-12 Circuit integre a tres grande echelle subdivise en regions isochrones et procede pour le concevoir et le controler avec l'aide d'une machine
GB08425824A GB2148029B (en) 1983-10-14 1984-10-12 Very large scale integrated circuit subdivided into isochronous regions and methods for the machine-aided design and testing of such a circuit
JP59214472A JPH07107916B2 (ja) 1983-10-14 1984-10-15 超大規模集積回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8303536 1983-10-14
NL8303536A NL8303536A (nl) 1983-10-14 1983-10-14 Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling.

Publications (1)

Publication Number Publication Date
NL8303536A true NL8303536A (nl) 1985-05-01

Family

ID=19842560

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8303536A NL8303536A (nl) 1983-10-14 1983-10-14 Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling.

Country Status (9)

Country Link
US (1) US4656592A (nl)
JP (1) JPH07107916B2 (nl)
CA (1) CA1224271A (nl)
DE (1) DE3437511A1 (nl)
FR (1) FR2557322B1 (nl)
GB (1) GB2148029B (nl)
IT (1) IT1209591B (nl)
NL (1) NL8303536A (nl)
SE (1) SE8405090L (nl)

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146606A (en) * 1986-09-18 1992-09-08 Digital Equipment Corporation Systems for interconnecting and configuring plurality of memory elements by control of mode signals
US5230079A (en) * 1986-09-18 1993-07-20 Digital Equipment Corporation Massively parallel array processing system with processors selectively accessing memory module locations using address in microword or in address register
JP2695160B2 (ja) * 1987-04-30 1997-12-24 株式会社日立製作所 任意形状抵抗体の端子間抵抗計算方法
US4815003A (en) * 1987-06-19 1989-03-21 General Electric Company Structured design method for high density standard cell and macrocell layout of VLSI chips
US4862399A (en) * 1987-08-31 1989-08-29 General Electric Company Method for generating efficient testsets for a class of digital circuits
US5056053A (en) * 1988-02-11 1991-10-08 The Mitre Corporation Algebraic transform machine
US5097468A (en) * 1988-05-03 1992-03-17 Digital Equipment Corporation Testing asynchronous processes
US5003487A (en) * 1988-06-28 1991-03-26 International Business Machines Corporation Method and apparatus for performing timing correction transformations on a technology-independent logic model during logic synthesis
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5239465A (en) * 1988-10-11 1993-08-24 Hitachi, Ltd. Method and system for layout design of integrated circuits with a data transferring flow
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5109353A (en) * 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
US5276893A (en) * 1989-02-08 1994-01-04 Yvon Savaria Parallel microprocessor architecture
US5353243A (en) * 1989-05-31 1994-10-04 Synopsys Inc. Hardware modeling system and method of use
US5369593A (en) * 1989-05-31 1994-11-29 Synopsys Inc. System for and method of connecting a hardware modeling element to a hardware modeling system
US5210700A (en) * 1990-02-20 1993-05-11 International Business Machines Corporation Automatic delay adjustment for static timing analysis
US5459673A (en) * 1990-10-29 1995-10-17 Ross Technology, Inc. Method and apparatus for optimizing electronic circuits
US5574655A (en) * 1991-10-30 1996-11-12 Xilinx, Inc. Method of allocating logic using general function components
CZ383292A3 (en) * 1992-02-18 1994-03-16 Koninkl Philips Electronics Nv Method of testing electronic circuits and an integrated circuit tested in such a manner
USRE39116E1 (en) 1992-11-02 2006-06-06 Negotiated Data Solutions Llc Network link detection and generation
USRE39395E1 (en) 1992-11-02 2006-11-14 Negotiated Data Solutions Llc Data communication network with transfer port, cascade port and/or frame synchronizing signal
EP0596651A1 (en) 1992-11-02 1994-05-11 National Semiconductor Corporation Network for data communication with isochronous capability
EP0596648A1 (en) 1992-11-02 1994-05-11 National Semiconductor Corporation Network link endpoint capability detection
US5799161A (en) * 1993-06-25 1998-08-25 Intel Corporation Method and apparatus for concurrent data routing
US5422891A (en) * 1993-07-23 1995-06-06 Rutgers University Robust delay fault built-in self-testing method and apparatus
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
JPH0877002A (ja) * 1994-08-31 1996-03-22 Sony Corp 並列プロセッサ装置
US5533018A (en) 1994-12-21 1996-07-02 National Semiconductor Corporation Multi-protocol packet framing over an isochronous network
US5841967A (en) * 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US6131181A (en) * 1996-10-23 2000-10-10 Rutgers University Method and system for identifying tested path delay faults
US6389379B1 (en) 1997-05-02 2002-05-14 Axis Systems, Inc. Converification system and method
US6026230A (en) * 1997-05-02 2000-02-15 Axis Systems, Inc. Memory simulation system and method
US6421251B1 (en) 1997-05-02 2002-07-16 Axis Systems Inc Array board interconnect system and method
US6134516A (en) * 1997-05-02 2000-10-17 Axis Systems, Inc. Simulation server system and method
US6009256A (en) * 1997-05-02 1999-12-28 Axis Systems, Inc. Simulation/emulation system and method
US6321366B1 (en) 1997-05-02 2001-11-20 Axis Systems, Inc. Timing-insensitive glitch-free logic system and method
US6099577A (en) * 1997-05-13 2000-08-08 Kabushiki Kaisha Toshiba Logic circuit conversion method and logic circuit design support device
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) * 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
JP3777768B2 (ja) * 1997-12-26 2006-05-24 株式会社日立製作所 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
JP3461443B2 (ja) 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
JP3157775B2 (ja) * 1998-04-14 2001-04-16 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置及びその回路設計方法
US6154137A (en) 1998-06-08 2000-11-28 3M Innovative Properties Company Identification tag with enhanced security
US6424262B2 (en) 1998-08-14 2002-07-23 3M Innovative Properties Company Applications for radio frequency identification systems
EP1298573A3 (en) * 1998-08-14 2003-09-17 3M Innovative Properties Company Radio frequency identification system comprising a plurality of antennas
ES2344741T3 (es) 1998-08-14 2010-09-06 3M Innovative Properties Company Lector de rfid.
CA2338522C (en) 1998-08-14 2009-04-07 3M Innovative Properties Company Radio frequency identification systems applications
US6577992B1 (en) 1999-05-07 2003-06-10 Nassda Corporation Transistor level circuit simulator using hierarchical data
US20040069851A1 (en) * 2001-03-13 2004-04-15 Grunes Mitchell B. Radio frequency identification reader with removable media
US20050032151A1 (en) * 2001-06-05 2005-02-10 Eisenberg Peter M. Methods of managing the transfer and use of data
US7588185B2 (en) * 2001-06-07 2009-09-15 3M Innovative Properties Company RFID data collection and use
US6668357B2 (en) * 2001-06-29 2003-12-23 Fujitsu Limited Cold clock power reduction
US6792584B1 (en) 2001-10-30 2004-09-14 Lsi Logic Corporation System and method for designing an integrated circuit
US6751783B1 (en) * 2001-10-30 2004-06-15 Lsi Logic Corporation System and method for optimizing an integrated circuit design
US6654946B1 (en) * 2001-10-30 2003-11-25 Lsi Logic Corporation Interscalable interconnect
US6889366B2 (en) 2001-12-27 2005-05-03 Lsi Logic Corporation System and method for coevolutionary circuit design
US7114133B2 (en) * 2002-01-10 2006-09-26 Lsi Logic Corporation Broken symmetry for optimization of resource fabric in a sea-of-platform architecture
US20040025133A1 (en) * 2002-07-31 2004-02-05 Koford James S. System and method for integrated circuit design
US6857108B2 (en) * 2002-07-31 2005-02-15 Lsi Logic Corporation Interactive representation of structural dependencies in semiconductor design flows
US7299427B2 (en) * 2002-08-30 2007-11-20 Lsi Corporation Radio prototyping system
US7212961B2 (en) * 2002-08-30 2007-05-01 Lsi Logic Corporation Interface for rapid prototyping system
US7043703B2 (en) * 2002-09-11 2006-05-09 Lsi Logic Corporation Architecture and/or method for using input/output affinity region for flexible use of hard macro I/O buffers
US6966044B2 (en) * 2002-12-09 2005-11-15 Lsi Logic Corporation Method for composing memory on programmable platform devices to meet varied memory requirements with a fixed set of resources
US7401057B2 (en) 2002-12-10 2008-07-15 Asset Trust, Inc. Entity centric computer system
US7831653B2 (en) * 2002-12-13 2010-11-09 Lsi Corporation Flexible template having embedded gate array and composable memory for integrated circuits
US7069523B2 (en) * 2002-12-13 2006-06-27 Lsi Logic Corporation Automated selection and placement of memory during design of an integrated circuit
US6823502B2 (en) * 2002-12-31 2004-11-23 Lsi Logic Corporation Placement of configurable input/output buffer structures during design of integrated circuits
US7055113B2 (en) * 2002-12-31 2006-05-30 Lsi Logic Corporation Simplified process to design integrated circuits
US20040153301A1 (en) * 2003-02-03 2004-08-05 Daniel Isaacs Integrated circuit development methodology
US6973630B1 (en) 2003-04-07 2005-12-06 Lsi Logic Corporation System and method for reference-modeling a processor
US6959428B2 (en) * 2003-06-19 2005-10-25 Lsi Logic Corporation Designing and testing the interconnection of addressable devices of integrated circuits
US7305593B2 (en) * 2003-08-26 2007-12-04 Lsi Corporation Memory mapping for parallel turbo decoding
US7111275B2 (en) * 2003-08-28 2006-09-19 International Business Machines Corporation Electronic circuit design analysis system
JP2005083895A (ja) 2003-09-09 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置のテスト方法
US20050114818A1 (en) * 2003-11-21 2005-05-26 Lsi Logic Corporation Chip design command processor
US8713025B2 (en) 2005-03-31 2014-04-29 Square Halt Solutions, Limited Liability Company Complete context search system
US8681839B2 (en) 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
US20120106539A1 (en) * 2010-10-27 2012-05-03 International Business Machines Corporation Coordinating Communications Interface Activities in Data Communicating Devices Using Redundant Lines
US8767531B2 (en) 2010-10-27 2014-07-01 International Business Machines Corporation Dynamic fault detection and repair in a data communications mechanism
US8898504B2 (en) 2011-12-14 2014-11-25 International Business Machines Corporation Parallel data communications mechanism having reduced power continuously calibrated lines
US9411750B2 (en) 2012-07-30 2016-08-09 International Business Machines Corporation Efficient calibration of a low power parallel data communications channel
US9292372B2 (en) * 2014-05-18 2016-03-22 Freescale Semiconductor, Inc. Error pad for safety device
US9474034B1 (en) 2015-11-30 2016-10-18 International Business Machines Corporation Power reduction in a parallel data communications interface using clock resynchronization

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3896418A (en) * 1971-08-31 1975-07-22 Texas Instruments Inc Synchronous multi-processor system utilizing a single external memory unit
US3919695A (en) * 1973-12-26 1975-11-11 Ibm Asynchronous clocking apparatus
US4130865A (en) * 1974-06-05 1978-12-19 Bolt Beranek And Newman Inc. Multiprocessor computer apparatus employing distributed communications paths and a passive task register
JPS51137340A (en) * 1975-05-23 1976-11-27 Yokogawa Hokushin Electric Corp Data processing unit
US4065809A (en) * 1976-05-27 1977-12-27 Tokyo Shibaura Electric Co., Ltd. Multi-processing system for controlling microcomputers and memories
US4174514A (en) * 1976-11-15 1979-11-13 Environmental Research Institute Of Michigan Parallel partitioned serial neighborhood processors
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
IT1111606B (it) * 1978-03-03 1986-01-13 Cselt Centro Studi Lab Telecom Sistema elaborativo modulare multiconfigurabile integrato con un sistema di preelaborazione
US4286173A (en) * 1978-03-27 1981-08-25 Hitachi, Ltd. Logical circuit having bypass circuit
US4270170A (en) * 1978-05-03 1981-05-26 International Computers Limited Array processor
US4270169A (en) * 1978-05-03 1981-05-26 International Computers Limited Array processor
US4251861A (en) * 1978-10-27 1981-02-17 Mago Gyula A Cellular network of processors
JPS5591853A (en) * 1978-12-29 1980-07-11 Fujitsu Ltd Semiconductor device
NL7901156A (nl) * 1979-02-14 1980-08-18 Philips Nv Systeem voor het asynchroon transporteren van gegevens tussen aktieve deelinrichtingen.
FR2469751A1 (fr) * 1979-11-07 1981-05-22 Philips Data Syst Processeur d'intercommunication du systeme utilise dans un systeme de traitement de donnees reparti
NL7909178A (nl) * 1979-12-20 1981-07-16 Philips Nv Rekenmachine met verspreide redundantie welke is verdeeld over verschillende isolatiegebieden voor fouten.
GB2082354B (en) * 1980-08-21 1984-04-11 Burroughs Corp Improvements in or relating to wafer-scale integrated circuits
GB2083929B (en) * 1980-08-21 1984-03-07 Burroughs Corp Branched labyrinth wafer scale integrated circuit
US4445171A (en) * 1981-04-01 1984-04-24 Teradata Corporation Data processing systems and methods
US4468727A (en) * 1981-05-14 1984-08-28 Honeywell Inc. Integrated cellular array parallel processor
US4484292A (en) * 1981-06-12 1984-11-20 International Business Machines Corporation High speed machine for the physical design of very large scale integrated circuits
US4397021A (en) * 1981-06-15 1983-08-02 Westinghouse Electric Corp. Multi-processor automatic test system
JPS57207347A (en) * 1981-06-16 1982-12-20 Mitsubishi Electric Corp Semiconductor device
EP0081309B1 (en) * 1981-12-08 1989-01-04 Unisys Corporation Constant-distance structure polycellular very large scale integrated circuit

Also Published As

Publication number Publication date
IT8423095A0 (it) 1984-10-11
US4656592A (en) 1987-04-07
IT1209591B (it) 1989-08-30
FR2557322A1 (fr) 1985-06-28
DE3437511A1 (de) 1985-04-25
JPH07107916B2 (ja) 1995-11-15
GB8425824D0 (en) 1984-11-21
SE8405090D0 (sv) 1984-10-11
GB2148029B (en) 1987-04-15
CA1224271A (en) 1987-07-14
FR2557322B1 (fr) 1991-03-15
SE8405090L (sv) 1985-04-15
JPS60108937A (ja) 1985-06-14
GB2148029A (en) 1985-05-22

Similar Documents

Publication Publication Date Title
NL8303536A (nl) Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling.
US4553203A (en) Easily schedulable horizontal computer
DE3486141T2 (de) Parallel-prozessor.
US8078789B2 (en) Serially interfaced random access memory
US4628447A (en) Multi-level arbitration system for decentrally allocating resource priority among individual processing units
NL8900608A (nl) Programmeerbare verwerkingsinrichting voor integratie op grote schaal.
JPS6029402B2 (ja) クロツク制御信号発生装置
US6886082B1 (en) Information processing system
JPH05205005A (ja) ロジック・シミュレーション・マシン用ホスト・インタフェース
US20060007245A1 (en) Image composing system and a method thereof
DE69322356T2 (de) Synchrone/asynchrone Aufteilung einer asynchronen Busschnittstelle
EP0185098A1 (en) Control integrated circuit
JPH07105253A (ja) データパス回路レイアウト生成システム
US20030126404A1 (en) Data processing system, array-type processor, data processor, and information storage medium
US5506992A (en) Distributed processing system with asynchronous communication between processing modules
US4811201A (en) Interconnect circuit
JP3526031B2 (ja) データ転送装置
TW521180B (en) Logic dividing method, recording medium for storing program, and logic dividing system
CN114662432A (zh) 片上微网络和微扇区基础结构
US7127693B2 (en) Device for creating timing constraints
US20030121009A1 (en) Method for generating register transfer level code
JPS61256478A (ja) 並列処理計算機
US7054978B1 (en) Logical PCI bus
TW455811B (en) Data processing system and data processing method
CN107463520A (zh) 一种基于可编程逻辑的双口ram防冲突方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed