JPS61256478A

JPS61256478A - 並列処理計算機

Info

Publication number: JPS61256478A
Application number: JP60097811A
Authority: JP
Inventors: Fumio Takahashi; 文夫高橋; Yukio Nagaoka; 幸夫長岡; Iwao Harada; 原田　巖; Yoshihiro Nishihara; 西原　義寛
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-05-10
Filing date: 1985-05-10
Publication date: 1986-11-14
Anticipated expiration: 2013-07-30
Also published as: EP0201088A2; JP2781550B2; EP0201088A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は並列処理計算機に係り、特に偏微分方程式の数
値解を並列処理により求めるのに好適な並列処理計算機
に関する。

〔発明の背景〕

従来、複数台のプロセッサによって並列に処理する計算
機が開発されている。特に偏微分方程式を解くために適
した並列処理計算機がニー・シー・エム　トランザクシ
ョンズ　オン　コンピュータ　システムズ、第１巻第３
号、　１９８３年８月、第１９５頁〜２２１頁（ＡＣＭ
　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＣｏｉ＋ｐｕｔｅｒ
　Ｓｙｓｔｅｍｓ、　Ｖｏｆｌ　１　、　＆　３　Ａｕ
ｇｕｓｔ　１９８３゜ｐ１９５〜２２１〕に提案されて
いる。この並列処理計算機では、隣接プロセッサ間を共
有メモリを介して接続し、プロセッサを１次元または２
次元の格子に配列する。隣接するプロセッサ間のデータ
転送は、送信側プロセッサが受信側プロセッサと互いに
共有するメモリへデータを格納し、受信側プロセッサが
格納されたデータを入力することで行なわれる。しかし
、この計算機では隣接しないプロセッサ間でのデータ転
送に時間がかかる弱点がある。

第２図は、上記従来の並列処理計算機が持つ問題点を例
示するため１次式のφとＥを数値的に求める手順を示す
。

（ｉはＸを離散化した添字、ｎはｔを離散化した添字）格子点ｉでφ、パゝをプロセッサＰ、が計算する。

（２）式の右辺のφ、％ｍｌとφ、□′１は隣のプロセ
ッサＰ　ｔ　４１とＰい、が計算するｅＰｌでの計算を
行うには、Ｐい、とＰ、−１が出力したデータをＰ。

が取り込み、メモリへ格納することが必要である。

また、Ｐｔで計算されるデータφｉ′１１は１次のステ
ップでＰ。１とＰｔ−１で必要となるためＰｏ、。

とＰｉ−□へ出力することが必要である。このため、プ
ロセッサＰ１では（ａ）　Ｐ　ｃ、１＊　Ｐ　ｔ−１か
らの入力、（ｂ）（２）式の演算、（ｃ）　Ｐｔ＊ｔｔ
　ｐ、−１への出力という順番で処理が行なわれるため
演算（ｂ）に要する時間ｔ、の他に入出力（ａ）と（ｃ
）の時間ｔ、を要するという問題があった。

〔発明の目的〕

本発明の目的は、複数台のプロセッサを連鎖状に接続し
た並列処理計算機において、遠方のプロセッサ間のデー
タ転送が高速にできるとともに、入出力時間を削減する
ことができる並列処理計算機を提供することにある。

〔発明の概要〕

本発明は、計算と入出力を同時刻に実行する方法の検討
において生まれた。すなわち、第３図に示すように入出
力の手順を計算手順に含めば、入出力の時間を削減でき
る。ここで、記号９はプロセッサＰ、の特定アドレスを
参照した時、プロセッサＰ　＠６１１　Ｆ　ｇ−１が出
力したデータをＰｔが取り込み、メモリの特定アドレス
へ格納するとともに演算のオペランドとして用いるデー
タを明示し。

記号′は演算が終了しメモリの特定アドレスへ格納する
時Ｐ。１．ｐｔ−８へも出力するデータを明示する。第
４図に同一出願人が昭和５９年１２月２６日付で出願し
た特許願第５９−２７３０６１号公報による並列処理計
算機を示す、ファーストイン・ファーストアウト型バッ
ファメモリＣ以下、　ＦＩＦＯ型バッファメモリという
）　１００２の１個に対し１台のプロセッサ１００１が
接続され、ＦＩＦＯ型バッファメモリ１００２への入出
力をＦＩＦＯ型バッファメモリへ接続されたプロセッサ
１００１が制御する並列処理計算機である。この計算機
で第３図に示す演算と入出力を同時に行なう並列計算を
するとき、あるプロセッサＰ、が右辺の計算を終了し１
φ、を出力する時刻と、隣のプロセッサｐ　ｉ−ｔが右
辺の計算中でありゞφ８．２を入力する時刻が同時刻で
あると、データ線１２０１へ同時に６φ、とゞφ１４の
データが現れ混線を生じる。それゆえ全てのプロセッサ
が一斉に入力または出力するための同期が必要であった
。

そのため演算と入出力動作を同時に行うことができなか
った９本発明は、上記した特許願第５９−２７３０６１
号の利点である遠方のプロセッサ間のデー夕転送を損な
うことなく第３回に示す並列計算を可能にする発明であ
る。本発明はＦＩＦＯ型バッファメモリを連結するデー
タ線１２０１に対し１台のプロセッサを接続し、データ
線１２０１に現われるデータをデータ線１２０１に接続
されるプロセッサが制御することによりデータ線上の競
合を回避できることに着眼することにより生まれた。さ
らに、アドレス監視ｒＭ路を設け、メモリ中で配列（φ
、）が格納されるアドレスを監視し１φ１．□を演算の
オペランドとして参照する時、　ＦＩＦＯ型バッファメ
モリから入力するとともにメモリへ格納し、′φ、をメ
モリへ格納する時は、同時にＦＩＦＯ型バッファメモリ
へ出力することにより入出力の時間を削減する。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の並列処理計算機の構成を示す構成図で
あり、複数のプロセッサを一次元に配置した例を示す。

第１図において、１はプロセッサ。

２は入出力ポートをそれぞれ独立に持つＰＩＦＯ（Ｆｉ
ｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）型バッファメモリ
、３はデータ転送制御回路である。ＦＩＦＯ型バッファ
メモリ２のａカボートと入力ポートを単方向データ線２
０１により連結し、単方向データ線２０１に対し１台の
データ転送制御回路を双方向データ線３０１により接続
し、単方向のデータ転送バスを構成する。第３図に示す
計算例ではプロセッサが両隣のプロセッサにより計算さ
れたデータを用いて計算するため、第１図では単方向の
データ転送バスを両方向に別個に設けである。データ転
送制御回路３とプロセッサ１は双方向データ・アドレス
線１０１により接続される。

第５図は、プロセッサ１内の構成を示す図である。演算
装置１１、アドレス監視回路１２、メモリ１３からなり
、演算装置１１にはデータ線１０１゜アドレス！１０３
が接続される。アドレス監視回路１２にはアドレス線１
０２Ａ、１０２Ｂ、１０４とデータ４１１１０１が出力
される。アドレス線はメモリ等のデバイスの番地を示す
アドレス信号、リード信号、ライト信号から成り、リー
ド信号、ライト信号はタイミング、選択信号からなる。

本発明の動作について説明する。

メモリ１３の容量が４ワードで前述したように。

プロセッサＰｉ−ｚ　ｔ　Ｐｉ　ｖ　Ｐｔ＊ｘ　が計算
されるデータφ−，＋ｍ＋、φｉ′１．φ１＊１”１が
プロセッサＰ、のメモリのアドレス＜００＞、＜０１＞
。

〈１０〉に格納されているとする。ここで、＜００＞、
＜０１＞、＜１０＞は２進表示でありアドレス線の下位
２ビツトの値を示す。アドレス線の下位から３ビツト目
は他のプロセッサと入出力するデータか否かを判定する
ビットである。これは、′φ１□′１と９φ、％＊ｌの
データを演算のオペランドとする時、演算装置が＜００
＞、＜１０＞のアドレス内のデータをリードするのでは
なく、＜１００＞、＜１１０＞を参照するアドレス信号
を送出する。

アドレス監視回路１２はアドレス線１０３の３ビツト目
のアドレスを監視し、アドレスが＜１００＞の時、すな
わち′φ−１１１１１を参照する時、アドレス線１０４
へは、下位２ビツトのアドレスとライト信号を、アドレ
ス線１０２Ａへは、リード信号を出力する。この時、デ
ータ線１０１にはＦＩＦＯ型バッファメモリ２が送出す
るデータが現われ、演算装置１１により取り込まれると
ともに、メモリ１３のアドレスＯＯへ格納される。一方
、計算されたデーダφ、ｔ″＋１′をメモリへ格納する
時は演算装置１１はアドレス１０１番地を参照し、ライ
ト信号を送出する。アドレス監視回路１２はアドレス線
１０４へ下位２ビツトのアドレスｏ１とライト信号を送
出し、アドレス線１０２Ａと１０２Ｂへライト信号を送
出する。この時、データ線１０１へはデータ１φ（＋″
＊１′　が演算装置１１から送出されメモリ１１、ＦＩ
ＦＯ型バッファメモリ２Ａ。

２Ｂへ格納される。演算装置１１がデータφ−％１１１
．φ１“）、φ２．１′″ゝを参照する時、また。

入出力するデータとは別でありメモリ１３へ格納されて
いるデータを参照する時演算装置１１はアドレスの３ビ
ツト目をＯとしくＯＯＯ＞　、　　＜００１＞　。

＜０１０＞、＜０１１＞を参照する。アドレス監視装置
１１１２は、アドレス、１１１０４〜１０３の信号をそ
のまま送出し、アドレス線１０２Ａ、　１０２Ｂへはリ
ード信号、ライト信号を送出しない。以上の機能を得る
ために、アドレス監視回路１２は。

メモリ１．３のアドレス空間に対応する対応表を持つ、
一般に、数値解析では、解くべき問題ごとに。

データの数や格納するアドレスが変わるため、問題ごと
に対応表の変更をする必要がある。このため、アドレス
監視回路１２にはデータ線１０１が接続され、図３の並
列計算をする前に演算装置１１が対応表の初期設定をす
るようになっている。

第６図はアドレス監視回路１２の構成を示す。

３０は対応表であり、１ワード３ビツトのランダムアク
セスメモリで構成する。３１はゲート回路、３２はリー
ド、ライト信号発生回路であり、３３はフリップフロッ
プ回路、３４はアドレスデコード回路、３５はライト信
号発生回路である。

１０３Ｕはアドレス線の上位１ビツト、１０３Ｌはアド
レス線の下位ビットを示す、上位のアドレス線１０３Ｕ
は対応表３０のチップセレクト端子、アドレス線１０３
Ｌはアドレス端子に接続される。

ランダムアクセスメモリ３０のデータ端子には信号線３
００が接続され、ゲート３２を通り入出力制御信号とし
て出力される。ゲート３１を通しては演算装置ｆｌｌか
ら出力されるデータ線Ｌｏｔが対応表３０のデータ端子
へ入力される・、対応表３０の出力データの下位３ビツ
トをアドレス線１０２Ａ、１０２Ｂ、３０２と対応さレ
ル０例えば、対応表３０のデータが１０１であり、演算
装置１１がデータを取り込む状態にある時、アドレス線
１０２Ａにリード信号を送出し、アドレス線３０２Ａに
ライト信号を送出する。またランダムアクセスメモリ３
０のデータが１１１であり、演算装置１１がデータを格
納する状態にあれば、アドレス線３０２，１０２Ａ、１
０２Ｂへライト信号を送出する。すなわち、演算装置１
１が参照するデータに対応した。対応表３０の値を参照
することにより、ＦＩＦＯ型バッファメモリから読み込
むと同時にメモリ１３へ格納する動作と、メモリ１３へ
格納すると同時にＦＩＦＯ型バッファメモリ２へ格納す
ることができる。

対応表３０の初期設定をするために、演算装置１１は、
特定のアドレスをアクセスし、ブリップフロップ回路３
３をリセットする。ブリップフロップ回路Ｑからは、ラ
ンダムアクセスメモリ３０ヘライト信号が出力され、対
応表３０はライトモードとなり、演算装置１１が送出す
るデータ線３００のデータを取り込む、対応表３０の初
期設定を終了後はフリッププロップ回路３３をセットし
、対応表３０をリードモードとする。第７＠は、入出力
信号発生回路３２の概略図を示す、３００Ａ、３００Ｂ
、３００Ｇは対応表３０へ接続される下位３ビツトのデ
ータ線３００を示す、ゲート３５の入力には、演算装置
１１が送出する入出力信号１０３Ｃが接続され、ゲート
信号として対応表３０から送出されるデータ線３００の
下位３ビット３００Ａ、３００Ｂ、３００Ｇを接続する
。

ライト信号発生回路３８は、入出力信号１０３Ｃのうち
、リードライト信号をライトモードｒＯＪに固定し、タ
イミング信号はそのまま出力する。

第８図は、データ転送制御回路の構成を示す。

リード・ライトパルス発生回路２０、カウンタ回路２１
．デコーダ２２．同期回路２３、データ２４からなり、
リードライトパルス発生回路２゜からは、リードパルス
３２３．ライトパルス３２４が出力され、デコーダ回路
からのリード信号３２５、ライト信号３２６との論理和
がとられ、リード信号３２０とライト信号３２１となり
それぞれ左隣と右隣のＦＩＦＯ型バッファメモリ２のリ
ード端子とライト端子へ接続される。データ線３０１は
ＦＩＦＯ型バッファメモリ２を結ぶデータ線へ接続され
。

双方向ゲート２４を通して演算装置１１からのデータ線
１０１Ａへ接続される。プロセッサ１がＦＩＦＯ型バッ
ファメモリ２へ出力する時、データ線１０１Ａヘデータ
が送出されるとともに、出力信号がアドレス線１０２へ
送出され、ライト信号３２６が送出され同時にゲート２
４が開き右隣のＦＩＦＯ型バッファメモリへデータが格
納される。プロセッサ１がＦＩＦＯ型バッファメモリ２
からデータを入力する時は入力信号がアドレス線１０２
へ送出され、３２５八リ一ド信号が送出され、左隣のＦ
ＩＦＯ型バッファメモリからデータ線２０１ヘデータが
送出される。同時に、ゲート２４が開きデータ線１０１
Ａによりプロセッサ１ヘデータが送られる。右隣のプロ
セッサへのデータ転送は、ＦＩＦＯ型バッファメモリ２
ヘデータを書き込み右隣のプロセッサがデータをＦＩＦ
Ｏ型バッファメモリからデータを読み込むことにより可
能となる。遠方のプロセッサへデータを送る時は、カウ
ンタ２１へ。

リードライトパルス３２０，３２１の発生回数を指定す
る。この時、アドレス線１０１Ｂをデコーダ２２がデコ
ードし、カウンタ回路２１を選択し。

データ線１０１Ａのデータがカウンタ回路２１へ格納さ
れる。第３図に示す並列計算では、計算の進み方が各プ
ロセッサで同一ではない、隣のプロセッサＰ（−８がφ
１−１１を計算しない時にＰ、はφ、％１１＋を入力で
きない、このため、ｎを更新する毎に同期が必要である
。同期は、同期回路２３へ演算装置１１がアクセスしフ
ラッグを立て、同期信号線３２９へのせ、フラッグが全
てのプロセッサで立つことを判定することにより行なう
。

次に、偏微分方程式（１）は、第３図に示した様に演算
と入出力を同時刻に行なって並列計算する時の動作を説
明する。プロセッサＰ、がデータφ魚−８，φ１．φ１
４１　をＰ、内のメモリ１３へ格納するアドレスを定め
、アドレス＜Ｏａｋ。

＜ｏｂ＞、（Ｏｃ＞へ格納する。「０」はアドレス線上
位１ビツトの値であり、ｒａＪ　ｔ　　ｒｂＪ　＠ｒｃ
Ｊは下位ビットの値を示す、各プロセッサは初めＦＩＦ
Ｏ型バッファメモリ２へφ、′１を格納する。

φ、！＠１の格納は、演算装置１１が、メモリ１３のア
ドレス〈Ｏｂ〉へデータを格納する動作であるが、ＦＩ
ＦＯ型バッファメモリ２へも同時に格納するために、演
算装置はアドレス〈１ｂ〉へデータを出力する。アドレ
スの上位１ビツトは、アドレス監視回路１２内の対応表
３０のチップ選択端子へ入力され、信号がく１〉になる
ために、対応表３０が動作する。対応表３０には、メモ
リ１３内のそれぞれのアドレス内のデータに対する入出
力情報が設定されている。データφ、に対応する情報と
して２進表示で＜Ｉ　Ｌ　Ｌ＞が格納されており、Ｄａ
ｔａ端子から信号線３００へ＜１１１＞が送出される。

これらの３つのビットはアドレス線１０２Ａ。

１０２Ｂ、３０２へ対応し、３つのビットが「１」であ
るため１０２Ａ、１０２Ｂ、３０２へライト信号が送出
され、メモリ１３のアドレス（Ｏｂ）と第１図に示す上
下のＦＩＦＯ型バッファメモリ２へφ、１０′が格納さ
れる６次に第３図の計算式を計算する。演算装置１１は
９φ、％ｍｌ＋すφ１０、の計算をするために、ＦＩＦ
Ｏ型バッファメモリ２からφｏ１′＠ゝ＋〜φ、−１＋
＠＋を演算装置１１に取り込む。

この時、演算装置１１は、アドレス〈１ａ〉とく１ｃ〉
を参照し、データを入力する。“φ　ｌｅｌの格納と同
様に上位ビットが〈１〉になることにより対応表が動作
する。対応表３０にはデータφ、０に対応する入出力の
情報として、＜０１１＞が、データφ１＋１に対応する
入出力の情報として＜１０１＞が設定されている。演算
装置１１が９φｉ−□＋″　をとり込む時、アドレス１
ｉ１０２Ｂには入力信号、アドレス線３０２へは出力信
号が送出され、データ線にはφ３１、が第１１！Ｉの上
側のＦＩＦＯ型バッファメモリ２から送出され、演算装
置１１がφｔ−ｚ　ｌａ　ｌを取り込むとともにメモリ
１３のアドレス＜Ｏｃ＞へデータが格納される。同様に
演算装置が第１図の下側ＦＩＦＯからφ＠＊Ｌ”取り込
む時、メモリ１３のアドレス＜Ｏａ＞へφｍ＋、（’が
格納される。演算装置１１は内部でλ・（φｔ４□′。

１＋φ、１（ＩＩＩ）の演算を行ない（１−２λ）φ　
１＠１の演算をするために、メモリ１３のアドレス（Ｏ
ａ）にあるφ　７１１１を取り込む、この時、演算装置
１１はアドレス（Ｏａ）を参照しメモリ１３へ出力信号
を送出する。この時アドレスの上位ビットは「０」のた
め対応表３０は動作せず、アドレス線１０２Ａ、１０２
Ｂへは信号が出力せずＦＩＦＯ型バッファメモリ２はア
クセスせず。

メモリ１３からデータを取り込むことができ。

Ｖφｔ１＠）　が演算装置１１が求まる６次に１φ１＠
）をメモリ１３へ格納する。この動作はゞφ　ｌｅｌの
メモリ１３への格納動作と同様である＠　Ｅｌ”’＝２
・ΔＸ φｔｒｉ　”　’　ｔ　φｔ−ｉ°＋がメモリ１３へ格
納されており、演算装Ｗ１１１がアドレス〈Ｏａ〉と〈
Ｏｃ〉を参照しＦＩＦＯ型バッファメモリをアクセスせ
ずにデータを取り込むことにより演算装ｗ１１内で実行
される。以下をくり返し計算を終了する０本発明では、
ＦＩＦＯ型バッファメモリ間を接続するデータ線２０１
に対し１台のプロセッサが接続されているので、上記の
計算時に入出力する動作を各々のプロセッサが独立に同
期なしに実行することができ、計算とともに入出力する
並列計算が可能である。

第９図にはこの計算機で空間２次元に拡張された偏微分
方程式％式％を解く手順を示す。

（３）式は差分化され。

φｔＪｆｓ＋＝λφｔ−ｔ、Ｊ”’＋（１２λ）φ、、
＋１１１十λφ１＊１ｔＪ”’＋λφ１＋Ｊ−１”’＋
（１−２λ）φ、、＋１１１＋λφｔ＋Ｊ＊ｔ”’　（
４）プロセッサ２の台数は王台とし、格子点数を工×Ｊ
とする。ｉ列に１台のプロセッサを割り当て１台当り５
個の格子点を割り当てる。（４）式を第３図に示す並列
計算で解かせるために計算時に入出力するデータを記号
へ、Ｖで明示しである。第９垣のように全てのプロセッ
サでｊを１からＪ迄、順に変化させるとＦＩＦＯ型バッ
ファメモリへ入力されるデータはｊが小さい方から並ぶ
、また、　ＦＩＦＯ型バッファメモリから出力されるデ
ータもやはりｊが小さい方から順に出力されるので、空
間２次元の計算に適用可能である。同様に空間３次元の
計算にも適用可能である。

〔発明の効果〕

以上のべたように、本発明によれば他のプロセッサとの
データ転送を計算時に演算装置がメモリを参照する時に
同時に行なうことができるので、入出力時間を削減でき
る。

【図面の簡単な説明】

第１図は本発明の並列処理計算機の構成図、第２図は従
来例による並列計算の流れ図、第３図は本発明による並
列計算の流れ図、第４図は同一出願人の先願に係る並列
処理計算機の構成図、第５図は第１図のプロセッサの構
成図、第６図は第５図のアドレス監視回路の構成図、第
７図は第６図の入出力信号発生回路の構成図、第８図は
第１図のデータ転送制御回路の構成図、第９１！Ｉは本
発明による並列計算（２次元問題）の流れ図である。１・・・プロセッサ、２・・・ＦＩＦＯ型バッファメモ
リ、３・・・データ転送制御回路、１１・・・演算装置
、１２・・・アドレス監視回路、１３・・・メモリ、２
０・・・リードライトパルス発生回路、２１・・・カウ
ンタ回路、２２・・・デコード回路、２３・・・同期回
路、３０・・・対応表、３２・・・入出力信号発生回路
、１ｏ１・・・双方向データアドレス線、ｌ０ＩＡ・・
・データ線。ＬＱＩＢ・・・アドレス線、１０２・・・アドレス線。１０４・・・アドレス線、２０１・・・データ線、３２
０・・・リード信号線、３２１・・・ライト信号線。

Claims

【特許請求の範囲】１、複数個のプロセッサ、複数個のバッファメモリ、上
記各バッファメモリを連鎖接続しているデータ線、およ
び上記各バッファメモリ間のデータ線と上記プロセッサ
との間にそれぞれ接続された複数個のデータ転送制御回
路から構成された並列処理計算機。２、特許請求の範囲第１項記載の並列処理計算機におい
て、上記バッファメモリは、ファーストイン・ファース
トアウト型バッファメモリであることを特徴とした並列
処理計算機。３、特許請求の範囲第２項記載の並列処理計算機におい
て、上記各プロセッサが他のプロセッサの動作状態とは
独立に上記バッファメモリとの間でデータを入出力し、
上記データ転送制御回路に転送語数を設定することによ
り遠方のプロセッサへもデータを転送することを特徴と
する並列処理計算機。４、特許請求の範囲第３項記載の並列処理計算機におい
て、上記各プロセッサが、他のプロセッサで計算され当
該プロセッサへ転送されてくるデータと該プロセッサか
ら他へ転送するデータの対応表を内部メモリ内に有し、
他へ転送されるデータと他から転送されるデータが格納
されるメモリのアドレスを監視することにより、当該プ
ロセッサ内での計算と同時刻に該プロセッサと上記バッ
ファメモリとの間でデータを入出力することを特徴とす
る並列処理計算機。５、特許請求の範囲第４項記載の並列処理計算機におい
て、上記対応表がランダムアクセスメモリに記憶されて
いることを特徴とする並列処理計算機。