JPH07101551B2 - 映像記憶装置 - Google Patents
映像記憶装置Info
- Publication number
- JPH07101551B2 JPH07101551B2 JP61103444A JP10344486A JPH07101551B2 JP H07101551 B2 JPH07101551 B2 JP H07101551B2 JP 61103444 A JP61103444 A JP 61103444A JP 10344486 A JP10344486 A JP 10344486A JP H07101551 B2 JPH07101551 B2 JP H07101551B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばビデオテープレコーダやテレビジョ
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
この発明は、ビデオテープレコーダやテレビジョン受像
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入出力側に夫々書き込み用と読み込み用のデ
ータレジスタを設け、このデータレジスタの容量をメモ
リ手段の１行分よりも小さくすることにより、入出力側
に設けられるレジスタの占める面積を小さくし、チップ
サイズを小さくして低廉化を図るようにしたものであ
る。
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入出力側に夫々書き込み用と読み込み用のデ
ータレジスタを設け、このデータレジスタの容量をメモ
リ手段の１行分よりも小さくすることにより、入出力側
に設けられるレジスタの占める面積を小さくし、チップ
サイズを小さくして低廉化を図るようにしたものであ
る。
従来、２つ以上のポートを持つRAMとして例えばデュア
ルポートRAMと呼ばれるタイプのものがある。これは１
ライン分（1H相当で行のサイズ）に相当するレジスタを
内部に持ち、短時間に１ライン分のデータを同時にダイ
ナミンクランダムアクセスメモリ（以下、DRAMと称す
る）とレジスタ間で転送することによりランダムアクセ
スポート側からのアクセサビリティを高めたものであ
る。換言すれば、ランダムアクセスポート側からアクセ
ス出来る時間を略々100％に近づけたものである。
ルポートRAMと呼ばれるタイプのものがある。これは１
ライン分（1H相当で行のサイズ）に相当するレジスタを
内部に持ち、短時間に１ライン分のデータを同時にダイ
ナミンクランダムアクセスメモリ（以下、DRAMと称す
る）とレジスタ間で転送することによりランダムアクセ
スポート側からのアクセサビリティを高めたものであ
る。換言すれば、ランダムアクセスポート側からアクセ
ス出来る時間を略々100％に近づけたものである。
ところで例えばビデオテープレコーダやテレビジョン受
像機等の映像専用RAMとして適したシリアルイン／シリ
アルアウトタイプのものを構成する際各ポートの動作を
非同期にしようとすれば、上述したデュアルポートRAM
の考えを拡張し、各ポートにレジスタを持たせることが
考えられる。
像機等の映像専用RAMとして適したシリアルイン／シリ
アルアウトタイプのものを構成する際各ポートの動作を
非同期にしようとすれば、上述したデュアルポートRAM
の考えを拡張し、各ポートにレジスタを持たせることが
考えられる。
しかしながら、１ライン分のレジスタを何個も持つこと
はチップ面積が極度に増大し、コスト的にも高価になる
等の欠点があった。
はチップ面積が極度に増大し、コスト的にも高価になる
等の欠点があった。
この発明は斯る点に鑑みてなされたもので、チップ面積
を小くし、低廉化を図ることができる映像記憶装置を提
供するものである。
を小くし、低廉化を図ることができる映像記憶装置を提
供するものである。
この発明による映像記憶装置は、複数行から構成される
メモリ手段（６）と、選択的にメモリ手段（６）の行を
指定する行デコード手段（７）と、入力端子（１）に接
続され、入力信号が直列的に供給される書き込み用デー
タレジスタ（２）と、出力端子（12），（14）に接続さ
れ、出力信号を直列的に読み出す、読み出し用データレ
ジスタ（９），（10）と、書き込み用データレジスタ
（２）の出力を入力とし、メモリ手段（６）の行を分割
した各部分に一括して情報を書き込む、書き込み用ゲー
ト手段（５）と、上記メモリ手段（６）の行を分割した
各部分から一括して情報を読み出す、読み出し用ゲート
手段（８）とを具備する。そして、書き込み用データレ
ジスタ（９），（10）へのデータの書き込みと、読み出
し用データレジスタ（２）からのデータの読み出しが非
同期で行われ、書き込み用データレジスタ（２）から書
き込み用ゲート手段（５）へのデータの転送は複数のデ
ータバスにより並列的に行われ、読み出し用ゲート手段
（８）から読み出し用データレジスタ（９），（10）へ
のデータの転送は複数のデータバスにより並列的に行わ
れ、書き込み用データレジスタ（２）の記憶容量を、メ
モリ手段（６）を構成する行の記憶容量の複数分の１の
記憶容量と、書き込み用ゲート手段（５）と書き込み用
データレジスタ（２）間の転送に要する時間内に、少な
くとも直列的に入力出来る情報量に相当する記憶容量と
の和に設定し、読み出し用データレジスタ（９），（1
0）の記憶容量を、メモリ手段（６）を構成する行の記
憶容量の複数分の１の記憶容量と、読み出し用ゲート手
段（８）と読み出し用データレジスタ（９），（10）間
の転送に要する時間内に、少なくとも直列的に出来る情
報量に相当する記憶容量との和に設定してなることを特
徴とするものである。
メモリ手段（６）と、選択的にメモリ手段（６）の行を
指定する行デコード手段（７）と、入力端子（１）に接
続され、入力信号が直列的に供給される書き込み用デー
タレジスタ（２）と、出力端子（12），（14）に接続さ
れ、出力信号を直列的に読み出す、読み出し用データレ
ジスタ（９），（10）と、書き込み用データレジスタ
（２）の出力を入力とし、メモリ手段（６）の行を分割
した各部分に一括して情報を書き込む、書き込み用ゲー
ト手段（５）と、上記メモリ手段（６）の行を分割した
各部分から一括して情報を読み出す、読み出し用ゲート
手段（８）とを具備する。そして、書き込み用データレ
ジスタ（９），（10）へのデータの書き込みと、読み出
し用データレジスタ（２）からのデータの読み出しが非
同期で行われ、書き込み用データレジスタ（２）から書
き込み用ゲート手段（５）へのデータの転送は複数のデ
ータバスにより並列的に行われ、読み出し用ゲート手段
（８）から読み出し用データレジスタ（９），（10）へ
のデータの転送は複数のデータバスにより並列的に行わ
れ、書き込み用データレジスタ（２）の記憶容量を、メ
モリ手段（６）を構成する行の記憶容量の複数分の１の
記憶容量と、書き込み用ゲート手段（５）と書き込み用
データレジスタ（２）間の転送に要する時間内に、少な
くとも直列的に入力出来る情報量に相当する記憶容量と
の和に設定し、読み出し用データレジスタ（９），（1
0）の記憶容量を、メモリ手段（６）を構成する行の記
憶容量の複数分の１の記憶容量と、読み出し用ゲート手
段（８）と読み出し用データレジスタ（９），（10）間
の転送に要する時間内に、少なくとも直列的に出来る情
報量に相当する記憶容量との和に設定してなることを特
徴とするものである。
かかる本発明によれば、書き込み用データレジスタ
（２）へのデータの書き込みと、読み出し用データレジ
スタ（９），（10）からのデータの読み出しが非同期で
行われ、書き込み用データレジスタ（２）から書き込み
用ゲート手段（５）へのデータの転送は複数のデータバ
スにより並列的に行われ、読み出し用ゲート手段（８）
から読み出し用データレジスタ（９），（10）へのデー
タの転送は複数のデータバスにより並列的に行われる。
（２）へのデータの書き込みと、読み出し用データレジ
スタ（９），（10）からのデータの読み出しが非同期で
行われ、書き込み用データレジスタ（２）から書き込み
用ゲート手段（５）へのデータの転送は複数のデータバ
スにより並列的に行われ、読み出し用ゲート手段（８）
から読み出し用データレジスタ（９），（10）へのデー
タの転送は複数のデータバスにより並列的に行われる。
以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する。
詳しく説明する。
第１図は本実施例の全体の構成を示すもので、同図にお
いて、（１）は入力信号としてシリアルデータが供給さ
れる入力端子で、入力端子（１）からのシリアルデータ
はデータレジスタ（２）に供給され、クロック端子
（３）からの書き込み用クロックWCLKより順次データレ
ジスタ（２）内をシフトして取り込まれる。データレジ
スタ（２）は例えば455＋Ｎビットの容量を有し、この
Ｎビットの意味は後述する。
いて、（１）は入力信号としてシリアルデータが供給さ
れる入力端子で、入力端子（１）からのシリアルデータ
はデータレジスタ（２）に供給され、クロック端子
（３）からの書き込み用クロックWCLKより順次データレ
ジスタ（２）内をシフトして取り込まれる。データレジ
スタ（２）は例えば455＋Ｎビットの容量を有し、この
Ｎビットの意味は後述する。
データレジスタ（２）が一杯になった時点で転送制御回
路（４）からの制御信号により転送ゲート（５）が制御
されてその前半のゲートを聞き、１ライン（1H相当であ
るが、必ずしもこれに限定されない）の前半の455ビッ
ト分がメモリ手段としてのDRAM（６）に転送される。DR
AM（６）には例えば910行（910ビット）×263列（263ビ
ット）のマップを有し、910行は行デコーダ（７）から
のアドレス信号により指定される。従って、上述のDRAM
（６）に転送された455ビット分は行デコーダ（７）か
らのアドレス信号で指定された行の前半に書き込まれ
る。その後再びデータレジスタ（２）が一杯になった時
点で１ラインの後半の455ビット分が転送ゲート（５）
の後半のゲートを通り、上述の如く指定された行の後半
に転送されて書き込まれる。
路（４）からの制御信号により転送ゲート（５）が制御
されてその前半のゲートを聞き、１ライン（1H相当であ
るが、必ずしもこれに限定されない）の前半の455ビッ
ト分がメモリ手段としてのDRAM（６）に転送される。DR
AM（６）には例えば910行（910ビット）×263列（263ビ
ット）のマップを有し、910行は行デコーダ（７）から
のアドレス信号により指定される。従って、上述のDRAM
（６）に転送された455ビット分は行デコーダ（７）か
らのアドレス信号で指定された行の前半に書き込まれ
る。その後再びデータレジスタ（２）が一杯になった時
点で１ラインの後半の455ビット分が転送ゲート（５）
の後半のゲートを通り、上述の如く指定された行の後半
に転送されて書き込まれる。
上述の如くDRAM（６）に書き込まれたデータは、上述同
様に１ラインを２回にわけてデータレジスタ（９），
（10）に転送される。すなわち、データレジスタ（９）
が空になった時点で転送制御回路（４）からの制御信号
により転送ゲート（８）の前半のゲートが開き、行デコ
ーダ（７）からのアドレス信号で指定された行の前半の
455ビット分がデータレジスタ（９）に転送される。ま
た、データレジスタ（10）が空になった時点で転送制御
回路（４）からの制御信号により転送ゲート（８）の前
半のゲートが開き、行デコーダ（７）からのアドレス信
号で指定された行の後半の455ビット分がデータレジス
タ（10）に転送される。なお、データレジスタ（９），
（10）はデータレジスタ（２）同様455＋Ｎビットの容
量を有する。
様に１ラインを２回にわけてデータレジスタ（９），
（10）に転送される。すなわち、データレジスタ（９）
が空になった時点で転送制御回路（４）からの制御信号
により転送ゲート（８）の前半のゲートが開き、行デコ
ーダ（７）からのアドレス信号で指定された行の前半の
455ビット分がデータレジスタ（９）に転送される。ま
た、データレジスタ（10）が空になった時点で転送制御
回路（４）からの制御信号により転送ゲート（８）の前
半のゲートが開き、行デコーダ（７）からのアドレス信
号で指定された行の後半の455ビット分がデータレジス
タ（10）に転送される。なお、データレジスタ（９），
（10）はデータレジスタ（２）同様455＋Ｎビットの容
量を有する。
データレジスタ（９）に転送されたデータは、クロック
端子（11）からの読み出し用クロックRCLK1により順次
読み出されて第１のシリアルデータとして出力端子（1
1）に取り出される。また、データレジスタ（10）に転
送されたデータは、クロック端子（13）からの読み出し
用クロックRCLK2により順次読み出されて第２のシリア
ルデータとして出力端子（14）に取り出される。
端子（11）からの読み出し用クロックRCLK1により順次
読み出されて第１のシリアルデータとして出力端子（1
1）に取り出される。また、データレジスタ（10）に転
送されたデータは、クロック端子（13）からの読み出し
用クロックRCLK2により順次読み出されて第２のシリア
ルデータとして出力端子（14）に取り出される。
このように出力側にはこの場合独立に２ポートが存在
し、夫々が空になった時点で全く独立のタイミングでDR
AM（６）からの転送が行われる。
し、夫々が空になった時点で全く独立のタイミングでDR
AM（６）からの転送が行われる。
さて、ここでこれ等独立の３ポートが非同期に動作でき
るためには、各々データレジスタ（２），（９），（1
0）とDRAM（６）の間の転送が同時に起った時の問題を
解決する必要が有る。また、１ラインを分割して転送す
る際転送に要する時間から継ぎ目にデータの欠落が生じ
ることを避けなければならない。これ等の問題を解決す
るため、各レジスタは455＋Ｎビットの容量を有する。
るためには、各々データレジスタ（２），（９），（1
0）とDRAM（６）の間の転送が同時に起った時の問題を
解決する必要が有る。また、１ラインを分割して転送す
る際転送に要する時間から継ぎ目にデータの欠落が生じ
ることを避けなければならない。これ等の問題を解決す
るため、各レジスタは455＋Ｎビットの容量を有する。
第２図及び第３図はその構成を示すもので、入力側のデ
ータレジスタ（２）の場合第２図に示すようにＮビット
のＡ及びＢレジスタと455−ＮビットのＣレジスタとか
ら成り、破線ａで示すように、まずＡレジスタにデータ
が入力され続いてＣレジスタに入力される。Ｃレジスタ
が一杯になった時点でDRAM（６）へ転送すべき455ビッ
トのデータがＡ及びＣレジスタに蓄えられていることに
なる。続いて破線ｂで示すように、データは今度はＢレ
ジスタへ入力される。Ａ及びＣレジスタに蓄えられたデ
ータはデータがＢレジスタに入力されている間にDRAM
（６）へ転送されれば良く、ここに転送タイミングの自
由度が生まれ、他のポートとの転送の競合を避けること
ができる。Ｂレジスタにデータが書き込まれている間に
Ａ及びＣレジスタの内容はDRAM（６）へ転送されるた
め、Ｂレジスタが一杯になり次第続きはＣレジスタに書
き込まれる。以下、この動作の繰り返えしとなる。
ータレジスタ（２）の場合第２図に示すようにＮビット
のＡ及びＢレジスタと455−ＮビットのＣレジスタとか
ら成り、破線ａで示すように、まずＡレジスタにデータ
が入力され続いてＣレジスタに入力される。Ｃレジスタ
が一杯になった時点でDRAM（６）へ転送すべき455ビッ
トのデータがＡ及びＣレジスタに蓄えられていることに
なる。続いて破線ｂで示すように、データは今度はＢレ
ジスタへ入力される。Ａ及びＣレジスタに蓄えられたデ
ータはデータがＢレジスタに入力されている間にDRAM
（６）へ転送されれば良く、ここに転送タイミングの自
由度が生まれ、他のポートとの転送の競合を避けること
ができる。Ｂレジスタにデータが書き込まれている間に
Ａ及びＣレジスタの内容はDRAM（６）へ転送されるた
め、Ｂレジスタが一杯になり次第続きはＣレジスタに書
き込まれる。以下、この動作の繰り返えしとなる。
出力側のデータレジスタ（９），（10）の場合、第３図
に示すように、入力側のデータレジスタ（２）と同様、
ＮビットのＡ及びＢレジスタと455−ＮビットのＣレジ
スタとから成り、先ずDRAM（６）から転送された455ビ
ットのデータがＡ及びＣレジスタに書き込まれる。読み
出しは、破線ａで示すように、Ｃレジスタより始まりＡ
レジスタに移る。読み出しがＡレジスタに移った時点で
次の455ビットのデータがDRAM（６）よりＢ及びＣレジ
スタへ転送可能となる。この転送は読み出しがＡレジス
タからとなっている期間に行われれば良い為、時間的余
裕が生まれ、他のポートとの競合を避けることができ
る。なお、Ｂ及びＣレジスタに転送されたデータは、破
線ｂで示すように、Ｃレジスタり始まり次いでＢレジス
タに移る。読み出しがＢレジスタに移った時点で次の45
5ビットのデータがDRAM（６）よりＡ及びＣレジスタへ
転送可能となる。
に示すように、入力側のデータレジスタ（２）と同様、
ＮビットのＡ及びＢレジスタと455−ＮビットのＣレジ
スタとから成り、先ずDRAM（６）から転送された455ビ
ットのデータがＡ及びＣレジスタに書き込まれる。読み
出しは、破線ａで示すように、Ｃレジスタより始まりＡ
レジスタに移る。読み出しがＡレジスタに移った時点で
次の455ビットのデータがDRAM（６）よりＢ及びＣレジ
スタへ転送可能となる。この転送は読み出しがＡレジス
タからとなっている期間に行われれば良い為、時間的余
裕が生まれ、他のポートとの競合を避けることができ
る。なお、Ｂ及びＣレジスタに転送されたデータは、破
線ｂで示すように、Ｃレジスタり始まり次いでＢレジス
タに移る。読み出しがＢレジスタに移った時点で次の45
5ビットのデータがDRAM（６）よりＡ及びＣレジスタへ
転送可能となる。
このようにして、各ポートについて転送タイミングがあ
る時間幅を持つ為、これらを重ならないように時間的に
ずらせば各ポートは他のポートに妨害されず、独立に動
作することが可能となる。
る時間幅を持つ為、これらを重ならないように時間的に
ずらせば各ポートは他のポートに妨害されず、独立に動
作することが可能となる。
３ポートが同時に転送の要求を出したときが最悪の場合
であり、この場合最大３回の転送サイクルを持つ必要が
ある。この時間内にクロック端子（３），（11），（1
3）からのシリアルクロックがいくつ入るかでビット数
Ｎを決定すればよい。通常転送に要する時間は長くても
数百nsのオーダであり、またシリアルクロックはその周
期が35〜70ns程度である。従って、ビット数Ｎは数ビッ
ト程度となる。
であり、この場合最大３回の転送サイクルを持つ必要が
ある。この時間内にクロック端子（３），（11），（1
3）からのシリアルクロックがいくつ入るかでビット数
Ｎを決定すればよい。通常転送に要する時間は長くても
数百nsのオーダであり、またシリアルクロックはその周
期が35〜70ns程度である。従って、ビット数Ｎは数ビッ
ト程度となる。
なお、上述の実施例では分割するビット数と、DRAM
（６）の１ライン（行）分の910ビットを２分割して455
ビットとした場合であるが、更に1/4或いは1/8とするこ
とも可能である。またデータレジスタは、フリップフロ
ップ、シフトレジスタ或いはシリアルアクセスメモリで
構成することも可能である。
（６）の１ライン（行）分の910ビットを２分割して455
ビットとした場合であるが、更に1/4或いは1/8とするこ
とも可能である。またデータレジスタは、フリップフロ
ップ、シフトレジスタ或いはシリアルアクセスメモリで
構成することも可能である。
上述の如くこの発明によれば、書き込み用データレジス
タの記憶容量を、メモリ手段を構成する行の記憶容量の
複数分の１の記憶容量と、書き込み用ゲート手段と書き
込み用データレジスタ間の転送に有する時間内に、少な
くとも直列的に入力出来る情報量に相当する記憶容量と
の和に設定し、読み出し用データレジスタの記憶容量は
メモリ手段を構成する行の記憶容量の複数分の１の記憶
容量と、読み出し用ゲート手段と読み出し用データレジ
スタ間の転送に要する時間内に、少なくとも直列的に出
力出来る情報量に相当する記憶容量との和に設定したの
で、入出力側に設けられる各データレジスタの占める面
積を減少することができ、このためチップサイズを小さ
くして、低廉化を図ることができると共に、複数の端子
が同時に転送要求を出した場合においても、互いに他の
端子に妨害されずに独立の動作が可能となる。
タの記憶容量を、メモリ手段を構成する行の記憶容量の
複数分の１の記憶容量と、書き込み用ゲート手段と書き
込み用データレジスタ間の転送に有する時間内に、少な
くとも直列的に入力出来る情報量に相当する記憶容量と
の和に設定し、読み出し用データレジスタの記憶容量は
メモリ手段を構成する行の記憶容量の複数分の１の記憶
容量と、読み出し用ゲート手段と読み出し用データレジ
スタ間の転送に要する時間内に、少なくとも直列的に出
力出来る情報量に相当する記憶容量との和に設定したの
で、入出力側に設けられる各データレジスタの占める面
積を減少することができ、このためチップサイズを小さ
くして、低廉化を図ることができると共に、複数の端子
が同時に転送要求を出した場合においても、互いに他の
端子に妨害されずに独立の動作が可能となる。
第１図はこの発明の一実施例を示す回路構成図、第２図
及び第３図はこの発明の要部を示す構成図である。 （２），（９），（10）はデータレジスタ、（４）は転
送制御回路、（５），（８）は転送ゲート、（６）はダ
イナミックアクセスメモリ（DRAM）、（７）は行デコー
ダである。
及び第３図はこの発明の要部を示す構成図である。 （２），（９），（10）はデータレジスタ、（４）は転
送制御回路、（５），（８）は転送ゲート、（６）はダ
イナミックアクセスメモリ（DRAM）、（７）は行デコー
ダである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ (72)発明者 大澤 洋仁 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭61−77195（ＪＰ，Ａ) 特開 昭58−84582（ＪＰ，Ａ) 特開 昭58−23373（ＪＰ，Ａ) 特開 昭58−133698（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数行から構成されるメモリ手段と、 選択的に上記メモリ手段の行を指定する行デコード手段
と、 入力端子に接続され、入力信号が直列的に供給される書
き込み用データレジスタと、 出力端子に接続され、出力信号を直列的に読み出す、読
み出し用データレジスタと、 上記書き込み用データレジスタの出力を入力とし、上記
メモリ手段の行を分割した各部分に一括して情報を書き
込む、書き込み用ゲート手段と、 該メモリ手段の行を分割した各部分から一括して情報を
読み出す、読み出し用ゲート手段とを具備し、 上記書き込み用データレジスタへのデータの書き込み
と、上記読み出し用データレジスタからのデータの読み
出しが非同期で行われ、 上記書き込み用データレジスタから書き込み用ゲート手
段へのデータの転送は複数のデータバスにより並列的に
行われ、 上記読み出し用ゲート手段から読み出し用データレジス
タへのデータの転送は複数のデータバスにより並列的に
行われ、 上記書き込み用データレジスタの記憶容量を、上記メモ
リ手段を構成する行の記憶容量の複数分の１の記憶容量
と、上記書き込み用ゲート手段と書き込み用データレジ
スタ間の転送に要する時間内に、少なくとも直列的に入
力出来る情報量に相当する記憶容量との和に設定し、 上記読み出し用データレジスタの記憶容量を、上記メモ
リ手段を構成する行の記憶容量の複数分の１の記憶容量
と、上記読み出し用ゲート手段と読み出し用データレジ
スタ間の転送に要する時間内に、少なくとも直列的に出
力出来る情報量に相当する記憶容量との和に設定してな
ることを特徴とする映像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103444A JPH07101551B2 (ja) | 1986-05-06 | 1986-05-06 | 映像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103444A JPH07101551B2 (ja) | 1986-05-06 | 1986-05-06 | 映像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260482A JPS62260482A (ja) | 1987-11-12 |
| JPH07101551B2 true JPH07101551B2 (ja) | 1995-11-01 |
Family
ID=14354201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103444A Expired - Lifetime JPH07101551B2 (ja) | 1986-05-06 | 1986-05-06 | 映像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101551B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2629767B2 (ja) * | 1988-01-25 | 1997-07-16 | ソニー株式会社 | メモリ装置 |
| JPH01211391A (ja) * | 1988-02-19 | 1989-08-24 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823373A (ja) * | 1981-08-03 | 1983-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 画像メモリ装置 |
| JPS5884582A (ja) * | 1981-11-16 | 1983-05-20 | Nec Corp | 画像メモリ−装置 |
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| JPS6177195A (ja) * | 1985-09-20 | 1986-04-19 | Nec Corp | メモリ回路 |
-
1986
- 1986-05-06 JP JP61103444A patent/JPH07101551B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62260482A (ja) | 1987-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |