JPH0756753B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0756753B2 JPH0756753B2 JP63248008A JP24800888A JPH0756753B2 JP H0756753 B2 JPH0756753 B2 JP H0756753B2 JP 63248008 A JP63248008 A JP 63248008A JP 24800888 A JP24800888 A JP 24800888A JP H0756753 B2 JPH0756753 B2 JP H0756753B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置に関し、特に読み出し，書き込みを
同じサイクルで行う機能を有するメモリ装置に関する。
同じサイクルで行う機能を有するメモリ装置に関する。
従来、この種のメモリ装置においては、リードモディフ
ァライトと呼ばれる機能を用いて、同じサイクルでデー
タの読出し，書込みを行なっている。
ァライトと呼ばれる機能を用いて、同じサイクルでデー
タの読出し，書込みを行なっている。
第６図は従来のメモリ装置の一例のブロツク図である。
本従来例は、４ビット単位でシリアルデータの読み出し
／書き込みを行うことができ、前述のリードモデファイ
ライト機能を備えている。メモリセルアレイ101は512行
×64ブロック×32ビットの構成であり、1Mビットの記憶
容量を有している。15本のアドレス入力端子A0〜A14の
うち、A0〜A8の９本の端子は行アドレス信号の入力端子
で、これらは、行アドレスバッファ106に接続されてい
る。A9〜A14の６本の端子は、列アドレス信号の入力端
子であり、列アドレスバッファ107に接続されている。
行アドレスバッファ106は行デコーダ102に接続され、列
アドレスバッファ107はカラムデコーダ105に接続されて
いる。メモリセルアレイ101内の各ブロック32ビットの
ビット線は、カラムデコーダ105により制御されるトラ
ンスファーゲードを介して入出力バス（以下I/Oバスと
いう）104に接続されている。I/Oバス104の出力端には
データアンプ109が配置されている。また、データ入力
側には、データインシフトレジスタ（以下、DINシフト
レジスタという）112とデータインラッチレジスタ（以
下、DINラッチという）110とが設けられており、シリア
ルデータの連続入力が可能となっている。DINシフトレ
ジスタ112とDINラッチ110は双方とも、８ワード×４ビ
ットで32ビットの容量を採っている。データ出力側に
は、データアウトシフトレジスタ（以下、DOUTシフトレ
ジスタという）113と、データアウトラッチレジスタ
（以下、DOUTラッチという）111とが設けられており、
シリアルデータの連続出力が可能である。DOUTラッチ11
1とDOUTシフトレジスタ113とは共に、８ワード×４ビッ
トで32ビットの容量をもっている。メモリセルアレイ10
1とDOUTラッチ111とDIN110との間のデータ転送は、全て
32ビットのブロック単位で行われる。DOUTラッチ111とD
INラッチ110は、どちらもデータアンプ109に接続されて
いる。
／書き込みを行うことができ、前述のリードモデファイ
ライト機能を備えている。メモリセルアレイ101は512行
×64ブロック×32ビットの構成であり、1Mビットの記憶
容量を有している。15本のアドレス入力端子A0〜A14の
うち、A0〜A8の９本の端子は行アドレス信号の入力端子
で、これらは、行アドレスバッファ106に接続されてい
る。A9〜A14の６本の端子は、列アドレス信号の入力端
子であり、列アドレスバッファ107に接続されている。
行アドレスバッファ106は行デコーダ102に接続され、列
アドレスバッファ107はカラムデコーダ105に接続されて
いる。メモリセルアレイ101内の各ブロック32ビットの
ビット線は、カラムデコーダ105により制御されるトラ
ンスファーゲードを介して入出力バス（以下I/Oバスと
いう）104に接続されている。I/Oバス104の出力端には
データアンプ109が配置されている。また、データ入力
側には、データインシフトレジスタ（以下、DINシフト
レジスタという）112とデータインラッチレジスタ（以
下、DINラッチという）110とが設けられており、シリア
ルデータの連続入力が可能となっている。DINシフトレ
ジスタ112とDINラッチ110は双方とも、８ワード×４ビ
ットで32ビットの容量を採っている。データ出力側に
は、データアウトシフトレジスタ（以下、DOUTシフトレ
ジスタという）113と、データアウトラッチレジスタ
（以下、DOUTラッチという）111とが設けられており、
シリアルデータの連続出力が可能である。DOUTラッチ11
1とDOUTシフトレジスタ113とは共に、８ワード×４ビッ
トで32ビットの容量をもっている。メモリセルアレイ10
1とDOUTラッチ111とDIN110との間のデータ転送は、全て
32ビットのブロック単位で行われる。DOUTラッチ111とD
INラッチ110は、どちらもデータアンプ109に接続されて
いる。
次に、本従来例の動作について説明する。
第７図はシリアルデータの入力／出力動作を示すタイミ
ングチャートである。
ングチャートである。
シリアル入力動作時には、ライトクロック（以下、WCK
という）がメインクロックとして動作する。WCKの立ち
上がりで、入力データ４ビットをDINシフト112に取り込
む。DINシフトレジスタ112は８ワード分の容量しか持た
ないために、８ワード（例えばい、入力データn1〜n8）
が入力された後の最初のWCKにより、DINラッチ110へデ
ータを移す。その後、メモリセルアレイ101とDINラッチ
110間でライトサイクルを行い、メモリセルアレイ101内
の指定されたアドレスにデータを書き込む。
という）がメインクロックとして動作する。WCKの立ち
上がりで、入力データ４ビットをDINシフト112に取り込
む。DINシフトレジスタ112は８ワード分の容量しか持た
ないために、８ワード（例えばい、入力データn1〜n8）
が入力された後の最初のWCKにより、DINラッチ110へデ
ータを移す。その後、メモリセルアレイ101とDINラッチ
110間でライトサイクルを行い、メモリセルアレイ101内
の指定されたアドレスにデータを書き込む。
また、シリアル出力時にはリードクロック（以下、RCK
という）がメインクロックとして動作する。RCKの立ち
上がりからアクセス時間経過後に、DOUT端子よりデータ
が出力される。DOUTシフトレジスタ113は８ワード分の
容量しか持たないために、８ワード（例えば、出力デー
タP1〜P8）を出力した後の９クロック目のRCKの立ち上
がりで、DOUTラッチ111からDOUTシフトレジスタ113にデ
ータが移動する。DOUTラッチ111からデータを移動した
後に、メモリセルアレイ101とDOUTラッチ111間で指定し
たアドレスによりリードサイクルを行い、メモリセルア
レイ101からDOUTラッチ111へデータが転送される。
という）がメインクロックとして動作する。RCKの立ち
上がりからアクセス時間経過後に、DOUT端子よりデータ
が出力される。DOUTシフトレジスタ113は８ワード分の
容量しか持たないために、８ワード（例えば、出力デー
タP1〜P8）を出力した後の９クロック目のRCKの立ち上
がりで、DOUTラッチ111からDOUTシフトレジスタ113にデ
ータが移動する。DOUTラッチ111からデータを移動した
後に、メモリセルアレイ101とDOUTラッチ111間で指定し
たアドレスによりリードサイクルを行い、メモリセルア
レイ101からDOUTラッチ111へデータが転送される。
第８図はリードあるいはライトサイクルにおけるデータ
転送動作を表わすタイミングチャート、第９図はリード
モディファイライトサイクルにおけるデータ転送の動作
を表わすタイミングチャートである。
転送動作を表わすタイミングチャート、第９図はリード
モディファイライトサイクルにおけるデータ転送の動作
を表わすタイミングチャートである。
DINラッチ110から、メモリセルアレイ101へのデータ転
送はライトサイクルで行い、メモリセルアレイ101からD
OUTラッチ111へのデータ転送はリードサイクルで行う
（第８図）。１つのサイクルでリードとライトの両方の
データ転送を行う場合には、リードモディファライトサ
イクルで行う（第９図）。
送はライトサイクルで行い、メモリセルアレイ101からD
OUTラッチ111へのデータ転送はリードサイクルで行う
（第８図）。１つのサイクルでリードとライトの両方の
データ転送を行う場合には、リードモディファライトサ
イクルで行う（第９図）。
データ転送の各サイクルは、リード／ライトサイクルお
よびリードモディファライトサイクルを問わずチップイ
ネーブル信号（以下、▲▼という）の立ち下がりか
ら始まる。すなわち、▲▼がロウレベルになると、
クロックジェネレータ108が動作を開始し、内部動作の
ための各制御信号を発生する。▲▼の立ち下がりで
行アドレス信号は別アドレスバッファ106に、列アドレ
ス信号は別アドレスバッファ107にそれぞれ取り込まれ
る。その後、行アドレスバッファ106に取り込まれたア
ドレス信号を、行デコーダ102がデコードし、512本中の
１本のワード線を選択する。ワード線が立ち上がると、
センスアンプ103が動作してメモリセルに蓄積されてい
たデータは、増幅されてビット線に垂れる。センスアン
プ103による増幅が終ると、列アドレスバッファ107のア
ドレスデータをカラムデコーダ105がデコーダし、32ビ
ット線をI/Oバス104に接続する。以上の動作はリードサ
イクル，ライトサイクル，リードモディファサイクルに
共通である。リードサイクルでは、ライトイネーブル信
号（以下▲▼）がハイレベルであり、上の動作の
後、データアンプ109がI/Oバス104のデータを増幅し、
▲▼の立ち上がりまでにDOUTラッチにデータ転送す
る。ライトサイクルでは▲▼の立ち下がり後、DIN
ラッチ110のデータは、データアンプ109,I/Oバス104
と、ビット線を通してメモリセルに書き込まれる。リー
ドモディファライトサイクル（第９図）では、リードサ
イクルでDOUTラッチ111へデータを転送たした後、サイ
クルを終了せずに、▲▼をロウレベルにすることに
より、DINラッチ111のデータをメモリセルに書き込んで
からサイクルを終了する。したがって、リードモディフ
ァライトサイクルは、リードサイクルプラスライトサイ
クルとなるために、サイクル時間が、リードサイクルや
ライトサイクル単独よりも長くなる。例えば、リード／
ライトサイクル時間200nsのダイナミックランダムアク
セスメモリ（以下DRAMという）では、リードモディファ
ライトのサイクル時間は240ns近くなる。また、リード
した後に同じアドレスにライトを行うわけであるが、以
前のデータしか読むことができなかった。
よびリードモディファライトサイクルを問わずチップイ
ネーブル信号（以下、▲▼という）の立ち下がりか
ら始まる。すなわち、▲▼がロウレベルになると、
クロックジェネレータ108が動作を開始し、内部動作の
ための各制御信号を発生する。▲▼の立ち下がりで
行アドレス信号は別アドレスバッファ106に、列アドレ
ス信号は別アドレスバッファ107にそれぞれ取り込まれ
る。その後、行アドレスバッファ106に取り込まれたア
ドレス信号を、行デコーダ102がデコードし、512本中の
１本のワード線を選択する。ワード線が立ち上がると、
センスアンプ103が動作してメモリセルに蓄積されてい
たデータは、増幅されてビット線に垂れる。センスアン
プ103による増幅が終ると、列アドレスバッファ107のア
ドレスデータをカラムデコーダ105がデコーダし、32ビ
ット線をI/Oバス104に接続する。以上の動作はリードサ
イクル，ライトサイクル，リードモディファサイクルに
共通である。リードサイクルでは、ライトイネーブル信
号（以下▲▼）がハイレベルであり、上の動作の
後、データアンプ109がI/Oバス104のデータを増幅し、
▲▼の立ち上がりまでにDOUTラッチにデータ転送す
る。ライトサイクルでは▲▼の立ち下がり後、DIN
ラッチ110のデータは、データアンプ109,I/Oバス104
と、ビット線を通してメモリセルに書き込まれる。リー
ドモディファライトサイクル（第９図）では、リードサ
イクルでDOUTラッチ111へデータを転送たした後、サイ
クルを終了せずに、▲▼をロウレベルにすることに
より、DINラッチ111のデータをメモリセルに書き込んで
からサイクルを終了する。したがって、リードモディフ
ァライトサイクルは、リードサイクルプラスライトサイ
クルとなるために、サイクル時間が、リードサイクルや
ライトサイクル単独よりも長くなる。例えば、リード／
ライトサイクル時間200nsのダイナミックランダムアク
セスメモリ（以下DRAMという）では、リードモディファ
ライトのサイクル時間は240ns近くなる。また、リード
した後に同じアドレスにライトを行うわけであるが、以
前のデータしか読むことができなかった。
〔発明が解決しようとする課題〕 上述した従来のメモリ装置は、例えばリードモディファ
ライトサイクルによって、リードデータ転送とライトデ
ータ転送を同じサイクル内で行うことが可能となってい
るが、リードサイクルやライトサイクルに比べてこのリ
ードとライトとを同じサイクル内で行う場合の長くなる
という欠点がある。
ライトサイクルによって、リードデータ転送とライトデ
ータ転送を同じサイクル内で行うことが可能となってい
るが、リードサイクルやライトサイクルに比べてこのリ
ードとライトとを同じサイクル内で行う場合の長くなる
という欠点がある。
また、上述した従来のメモリ装置を、例えば、画像用と
して静止画メモリとして使用する場合に、リード及びラ
イトサイクルと、例えばリードモディファイライトによ
ってリードとライトとを同一サイクル内で行う場合のサ
イクルで、サイクル時間が異なるために制御が複雑にな
り、場合によっては実質上リードモディファイライト機
能が使えず、シスタム構成上でもメモリ外でバイパス線
やマルチプレクサが必要となり、制御，実装部品等の面
で多くの問題点を有している。
して静止画メモリとして使用する場合に、リード及びラ
イトサイクルと、例えばリードモディファイライトによ
ってリードとライトとを同一サイクル内で行う場合のサ
イクルで、サイクル時間が異なるために制御が複雑にな
り、場合によっては実質上リードモディファイライト機
能が使えず、シスタム構成上でもメモリ外でバイパス線
やマルチプレクサが必要となり、制御，実装部品等の面
で多くの問題点を有している。
データの読み出し／書き込みが可能なメモリ装置におい
て、入力データを取込む入力バッファと、出力データを
保持する出力バッファとの間に、これらの間で直接にデ
ータの転送を行なわせるためのバイパス回路が設けられ
ていることを特徴とする。
て、入力データを取込む入力バッファと、出力データを
保持する出力バッファとの間に、これらの間で直接にデ
ータの転送を行なわせるためのバイパス回路が設けられ
ていることを特徴とする。
バイパス回路の付加により、サイクイル時間を延ばすこ
となくリードとライトを同時に行うことが可能となる。
となくリードとライトを同時に行うことが可能となる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のメモリ装置り一実施例のブロック図で
ある。
ある。
本実施例では、メモリセルアレイ101が画像用として320
行×100ブロックで構成されている。１ブロックは８ワ
ード×４ビットで、100ブロックで800ワード×４ビット
であり、320行×800列×４ビット構成のメモリセルアレ
イと同等のものである。容量は1024キロビットである。
行×100ブロックで構成されている。１ブロックは８ワ
ード×４ビットで、100ブロックで800ワード×４ビット
であり、320行×800列×４ビット構成のメモリセルアレ
イと同等のものである。容量は1024キロビットである。
16本のアドレス端子A0〜A15のうち、A0〜A8の９端子は
行アドレス信号の入力端子で行アドレスバッファ106に
接続している。A9〜A15の７端子は列アドレス信号の入
力端子で行アドレスバッファ106に接続している。
行アドレス信号の入力端子で行アドレスバッファ106に
接続している。A9〜A15の７端子は列アドレス信号の入
力端子で行アドレスバッファ106に接続している。
また、DINラッチ110とDOUTラッチ111間にバイパス回路1
14を配置して制御信号によりラッチ間をバイパスできる
構成となっている。その他の構成は、第６図の従来例の
構成と同様であるので省略する。なお、本実施例におい
て、従来例と同一あるいは相当する部分には、同一の符
号を付してある。
14を配置して制御信号によりラッチ間をバイパスできる
構成となっている。その他の構成は、第６図の従来例の
構成と同様であるので省略する。なお、本実施例におい
て、従来例と同一あるいは相当する部分には、同一の符
号を付してある。
次に、本実施例の動作について説明する。
第２図および第３図はそれぞれシリアルな入力および出
力動作を表わすタイミングチャートである。シリアル入
力動作はWCKがメインクロックで、シリアル出力動作はR
CKがメインクロックであり、それぞれのクロックに同期
してDINシフトレジスタ112およびDOUTシフトレジスタ11
3に入力および出力を行う。メモリセルアレイ101と、D
INラッチ110,DOUTラッチ111間のデータ転送は、第４図
に示したサイクルによって行う。データ入力動作は次の
通りである。第２図に示されるように、シリアルな画像
データがWCKに周期してDINシフトレジスタ112に取り込
まれる。DINシフトレジスタ112に８ワード×４ビットの
データが取り込まれるとDINラッチ110へのデータ転送が
行われるDINラッチ110へのデータ転送が行われた後にメ
モリセルアレイ101に書き込みを行うために、ライトサ
イクルを行う。この動作を繰り返し行い連続したデータ
入力を行っている。
力動作を表わすタイミングチャートである。シリアル入
力動作はWCKがメインクロックで、シリアル出力動作はR
CKがメインクロックであり、それぞれのクロックに同期
してDINシフトレジスタ112およびDOUTシフトレジスタ11
3に入力および出力を行う。メモリセルアレイ101と、D
INラッチ110,DOUTラッチ111間のデータ転送は、第４図
に示したサイクルによって行う。データ入力動作は次の
通りである。第２図に示されるように、シリアルな画像
データがWCKに周期してDINシフトレジスタ112に取り込
まれる。DINシフトレジスタ112に８ワード×４ビットの
データが取り込まれるとDINラッチ110へのデータ転送が
行われるDINラッチ110へのデータ転送が行われた後にメ
モリセルアレイ101に書き込みを行うために、ライトサ
イクルを行う。この動作を繰り返し行い連続したデータ
入力を行っている。
データ出力動作の流れは次の通りである。
第３図に示されるように、RCKに同期してDOUTシフトレ
ジスタ113がシリアルにデータを出力する。DOUTシフト
レジスタ113が８ワード×４ビットのデータを出し終え
ると、DOUTラッチ111からDOUTシフトレジスタ113へデー
タ転送を行いDOUTシフトレジスタ113は続けて出力を行
う。DOUTラッチ111とDOUTシフトレジスタ113間のデータ
転送の後にメモリセルアレイ101よりDOUTラッチ111にデ
ータ転送を行うためにリードサイクルを行う。この動作
を繰返し連続したデータ出力を行っている。
ジスタ113がシリアルにデータを出力する。DOUTシフト
レジスタ113が８ワード×４ビットのデータを出し終え
ると、DOUTラッチ111からDOUTシフトレジスタ113へデー
タ転送を行いDOUTシフトレジスタ113は続けて出力を行
う。DOUTラッチ111とDOUTシフトレジスタ113間のデータ
転送の後にメモリセルアレイ101よりDOUTラッチ111にデ
ータ転送を行うためにリードサイクルを行う。この動作
を繰返し連続したデータ出力を行っている。
第４図はライト／リードサイクルにおけるタイミングチ
ャート、第５図はライト同時ライトデータサイクルのタ
イミングチャートである。データ転送サイクルは▲
▼の立ち上がりから始まる。▲▼の立ち下がりで行
アドレス信号は行アドレスバッファ106に取りまれ、列
アドレス信号は列アドレスバッファ107に取り込まれ
る。行アドレスデコーダ102が行アドレスバッファに取
り込んだアドレス信号をデコードし、１本のワード線を
選択し立ち上げる。ワード線が立ち上がるとセンスアン
プ103が動作を開始してメモリセルのデータを増幅す
る。センスアンプ103の増幅が終ると、カラムデコーダ1
05が、列アドレスバッファ107に取り込んだアドレス信
号をデコードし、１ブロック32ビットのビット線を選択
しI/Oバス104に接続する。ここまでの動作はデータ転送
のどのサイクルでも同じである。この後の動作について
各サイクルごとに説明する。リードサイクルは、上述の
動作の後、データアンプ109がI/Oバス105のデータを増
幅し、DOUTラッチ111に転送する。
ャート、第５図はライト同時ライトデータサイクルのタ
イミングチャートである。データ転送サイクルは▲
▼の立ち上がりから始まる。▲▼の立ち下がりで行
アドレス信号は行アドレスバッファ106に取りまれ、列
アドレス信号は列アドレスバッファ107に取り込まれ
る。行アドレスデコーダ102が行アドレスバッファに取
り込んだアドレス信号をデコードし、１本のワード線を
選択し立ち上げる。ワード線が立ち上がるとセンスアン
プ103が動作を開始してメモリセルのデータを増幅す
る。センスアンプ103の増幅が終ると、カラムデコーダ1
05が、列アドレスバッファ107に取り込んだアドレス信
号をデコードし、１ブロック32ビットのビット線を選択
しI/Oバス104に接続する。ここまでの動作はデータ転送
のどのサイクルでも同じである。この後の動作について
各サイクルごとに説明する。リードサイクルは、上述の
動作の後、データアンプ109がI/Oバス105のデータを増
幅し、DOUTラッチ111に転送する。
ライトシイクルは▲▼の立ち下がりからDINラッチ1
10のデータをデータアンプ109が増幅してI/Oバス105,ビ
ット線を通してメモリセルに書き込みを行う。
10のデータをデータアンプ109が増幅してI/Oバス105,ビ
ット線を通してメモリセルに書き込みを行う。
１サイクル内で、リードライトが同時に行えるサイクル
（ライト同時ライトデータリードサイクル）では、バイ
パス回路114を制御信号により制御することにより可能
になっている。ライトサイクルを制御信号がロウレベル
の時に行うと、DINラッチ110とメモリセルアレイ101間
でライトデータ転送が行われる一方、この時、バイパス
回路通してDINラッチ110とDOUTラッチ111は接続されて
いるでDINラッチのデータはDOUTラッチへ転送される。
このタイミングが、リードサイクルと全く同じに行われ
れば、１サイクル時間内でリードサイクルとライトサイ
クルを同時に行ったことになる。また、サイクル時間は
ライトサイクルと全く同じになる。
（ライト同時ライトデータリードサイクル）では、バイ
パス回路114を制御信号により制御することにより可能
になっている。ライトサイクルを制御信号がロウレベル
の時に行うと、DINラッチ110とメモリセルアレイ101間
でライトデータ転送が行われる一方、この時、バイパス
回路通してDINラッチ110とDOUTラッチ111は接続されて
いるでDINラッチのデータはDOUTラッチへ転送される。
このタイミングが、リードサイクルと全く同じに行われ
れば、１サイクル時間内でリードサイクルとライトサイ
クルを同時に行ったことになる。また、サイクル時間は
ライトサイクルと全く同じになる。
以上説明したように本発明は、入力バッファ間にバイパ
ス回路を設けることにより、従来のリードモディファラ
イトを用いた場合のようにサイクル時間をのばすことな
くリードとライトを同時に行うことが可能となり、例え
ば、静止画メモリとして使用する場合、外部にバイパス
回路を設ける必要もなく制御が楽になり、実装部品数も
減少できる効果がある。
ス回路を設けることにより、従来のリードモディファラ
イトを用いた場合のようにサイクル時間をのばすことな
くリードとライトを同時に行うことが可能となり、例え
ば、静止画メモリとして使用する場合、外部にバイパス
回路を設ける必要もなく制御が楽になり、実装部品数も
減少できる効果がある。
第１図は本発明のメモリ装置の一実施例のブロック図、
第２図はシリアル入力動作のタイミングチャート、第３
図はシリアル出力動作のタイミングチャート、第４図は
リード／ライト動作のタイミングチャート、第５図はラ
イト同時ライトデータリードサイクル、第６図は従来例
のブロック図、第７図および第８図は本従来例のライト
／リードサイクルのタイミングチャート、第９図は本従
来例のリードモディファイライトサイクルのタイミング
チャートである。 101……メモリセルアレイ、 102……行デコーダ、 103……センスアンプ、 104……1/Oバス、 105……カラムデコーダ、 106……行アドレスバッファ、 107……列アドレスバッファ、 108……クロックジェネレータ、 109……データアンプ、 110……DINラッチレジスタ、 111……DOUTラッチレジスタ、 112……DINシフトレジスタ、 113……DOUTシフトレジスタ、 114……バイパス回路。
第２図はシリアル入力動作のタイミングチャート、第３
図はシリアル出力動作のタイミングチャート、第４図は
リード／ライト動作のタイミングチャート、第５図はラ
イト同時ライトデータリードサイクル、第６図は従来例
のブロック図、第７図および第８図は本従来例のライト
／リードサイクルのタイミングチャート、第９図は本従
来例のリードモディファイライトサイクルのタイミング
チャートである。 101……メモリセルアレイ、 102……行デコーダ、 103……センスアンプ、 104……1/Oバス、 105……カラムデコーダ、 106……行アドレスバッファ、 107……列アドレスバッファ、 108……クロックジェネレータ、 109……データアンプ、 110……DINラッチレジスタ、 111……DOUTラッチレジスタ、 112……DINシフトレジスタ、 113……DOUTシフトレジスタ、 114……バイパス回路。
Claims (1)
- 【請求項１】データ信号を書き込まれて保持するメモリ
セルアレイと、前記メモリセルアレイと接続されてデー
タ信号の転送を行うバスラインと、前記バスラインに接
続され読出し指示信号に応じた読出し期間中に前記バス
ラインからの読出しデータ信号を増幅して出力すると共
に書込み指示信号に応じた書込み期間中に前記バスライ
ンへ書込みデータ信号を増幅して供給するデータアンプ
と、前記読出し期間中に前記データアンプからの前記読
出しデータ信号を受け入れて出力する出力レジスタと、
前記書込み指示信号に応じて前記書込み期間中に入力さ
れた前記書込みデータ信号を受入れて前記データアンプ
へ転送する入力レジスタと、前記書込み期間中に、制御
信号に応じて、前記データアンプが前記書込みレジスタ
からの前記書込みデータ信号を増幅して前記バスライン
へ供給する時に、前記入力レジスタの前記書込みデータ
信号を前記出力レジスタへ直接転送する転送回路とを有
することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248008A JPH0756753B2 (ja) | 1988-09-30 | 1988-09-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248008A JPH0756753B2 (ja) | 1988-09-30 | 1988-09-30 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296223A JPH0296223A (ja) | 1990-04-09 |
| JPH0756753B2 true JPH0756753B2 (ja) | 1995-06-14 |
Family
ID=17171823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248008A Expired - Fee Related JPH0756753B2 (ja) | 1988-09-30 | 1988-09-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756753B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549937B1 (ko) * | 1998-12-23 | 2006-09-20 | 삼성전자주식회사 | 고속 데이터 출력용 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136042A (ja) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | |
| JPS548429A (en) * | 1977-06-22 | 1979-01-22 | Toshiba Corp | Random access memory |
| JPS5995660A (ja) * | 1982-11-22 | 1984-06-01 | Nec Corp | デ−タ処理装置 |
-
1988
- 1988-09-30 JP JP63248008A patent/JPH0756753B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0296223A (ja) | 1990-04-09 |
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