JPS5823373A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高速でデータを書込み又は読出すことが可能
な画像メモリ装置に関する。

各メモリセルが画素配列に対応したメモリアレイに画像
データを書込み又は読出すように構成された画像メモリ
装置が近年のＬＳＩ技術の発達により種々構成されてい
る。この種の装置では、きわめて高速なデータ入出力が
要求される種々の画像入出力装置と接続することが必要
になる。例えば前記メモリアレイ中の内容を画像ディス
プレイ上に表示するためには、画素データを数１０　ｎ
ｓ程度で読出すことが必要である。

これに対して低価格で大容値の半導体ＩＣの動作速度は
通常数１００ｎｓであるために、通常ｎ個（ｎ−８また
は１６のものが多い）のＩＣを用い、これらｎ個のＩＣ
から並列的にデータを読出し、ノｚラレルーシリアル変
換を行ってから前記画像ディスプレイにデータを転送す
る手段がとられる。このような高速のデータ転送が常に
必要であるために、前記画像ディスプレイ以外の画像入
出力装置、例えばテレビカメラにより画像データを前記
メモリアレイ中に書込む場合には、画像ディスプレイへ
のデータ転送を一時中断して書込みを行う必要があった
。また、前記メモリアレイ中の１つのメモリセルにデー
タを書込んだりデータを読出したりする場合には、上記
画像ディスプレイへのデータ転送が中断するブランキン
グ時間に行なうなどの配慮が必要であった。

このように、従来の装置では、メモリアレイと１つの画
像入出力装置との間で高速でデータ転送が行われている
間は、他の機器とのデータ転送が中鴫されたり、待たさ
れたりするという欠点があった。

本発明は、これらの欠点を除去するために、半導体ＩＣ
のアクセスが可能であるような微小時間で多数のアクセ
スを切換えることにより、画像ディスプレイ等の各種の
機器へのデータ転送又は各種の機器からメモリへの書込
をほぼ同時に平行して行えるようにしたもので、以下図
面について詳細に説明する。

第１図は本発明における画像メモリ装置の基本構成例で
あって、１００は各セルが画素配列に対応したメモリア
レイ、１０１はンリアルーパラレル変換回路、１０２は
エリア内書込回路、１０３は書込エリア指定用レジスタ
、１０４は書込選択回路、１０５はパラレル−シリアル
変換回路、１０６はエリア読出回路、１０７は読出エリ
ア指定用レジスタ、１０８は読出選択回路、１０９はメ
モリアクセスモード選択信号発生器である。図において
メモリアレイ１００にはＸ、Ｙなる２次元のアドレスが
与えられてお秒、このアドレスを指定することによって
メモリアレイ中の任意のメモリセルにデータを書込み、
又は読出すことができるよう構成されている。

捷ず、高速シリアルデータ入力端子ＳＩがら入力される
シリアルデータをメモリスレイ１００中に書込む場合の
動作を説明する。最初にメモリアレイ１００中の画像の
位置と大きさを表わす情報をアドレス入力端子ＡＩを通
して書込エリア指定レジスタ３０３に格納する。次にシ
リアルデータを端子ＳＩから、書込用クロックパルス（
第２図参照）をクロック入力端子ＣＩより入力し、シリ
アル−パラレル変換回路１０１によって上記シリアルデ
ータをｎビット毎のパラレルデータに変換しつつエリア
内書込回路１０２に送る。エリア内書込回路＋０２では
、書込エリア指定用レジスタ１０３の内容を参照シック
、前記ｎビットのパラレルデータのメモυ内でのアドレ
スを定め、一度にｎビットのデータを書込む。

次に、メモリアレイ内のデータを高速シリアルデータと
して読出す場合には、書込の場合と同様に、読出アドレ
ス入力端子ＡＯよりエリア指定レジスタ１０７に読出領
域を格納し、エリア内読出回路１０６によってメモリア
レイ中の指定エリア内のデータをｎビット並列に読出し
、パラレル−シリアル変換回路１０５に送る。パラレル
−シリアル変換回路では、これをシリアルデータに変換
し、外部から端子ＣＯを通して与えられるシリアル読出
用クロックパルス（第２図参照）に従ってシリアルデー
タ出力端子ＳＯに出力する。以上がシリアルデータのメ
モリアレイへの書着、読出動作の概要であるが、本発明
ではこれらの書込、読出動作を同時に行なわせるために
第２図に示すような信号をアクセスモード選択信号発生
器１０９により発生し、書込選択回路１０４及び読出選
択回路１０８に送す、メモリアレイ１００へのアクセス
を制御する。

第２図では、時間Ｔ１を読出のみ可能な読出しサイクル
とし、この時間にエリア内読出回路１０６によ゛ってｎ
ビットのデータをメモリアレイ１００がら続出す。又、
次の時間Ｔ２は書込のみ可能な書込サイクルとし、エリ
ア内書込回路１０６によってｎビットのデータをメモリ
アレイ１００内に書込ｔｒ。ここで、ＴＩ、Ｔ２はメモ
リアレイ１００を構成シている半導体ＩＣメモリのアク
セスタイム以上に選ぶ必要がある。また、第２図に示す
如く読出用クロックパルスの周期をｔ！、書込用クロッ
ク・°ルスの周期をｔ２とするとき、 ＴＩ　＋Ｔ２＜ｎｔｌ、　　’ｒｔ　＋Ｔ２＜ｎｔ２に
えらぶ。このように定められているので、シリアル入力
端子ＳＩよりｎ個のデータが送られる間に、少なくとも
一度はメモリアレイ中にデータを書込むことが可能な状
態になるか、ら、入力されたシリアルデータは連続して
メモリアレイに書込まねる。ソリアルデータを読出す場
合も同様であるので、本装置によれば、高速シリアルデ
ータのメモリーアレイへの書込み、メモリアレイからの
高速シリアルデータの読出しを同時に行うことができる
。例えば、ラスク走査形式でメモリアレイ中の内容を画
像ディスプレイ装置に表示するには、／リアル出力端子
ＳＯの出力をアナログビデオ信号に変換の後ディスプレ
イ装置に送る。このとき本装置では表示を乱すことなく
、同時に高速シリアルデータをメモリアレイ内に書込む
ことができる第３図は第１図に示す実施例において、ポ
イント切込回路＋１０、ポイント読出回路１１１をさら
に付加した例である。ポイント書込回路１１０は、アド
レスＸ、Ｙで指定されるメモリアレイ中の１点にデータ
を書込む回路であって、アドレスデータｘ、ｙをアドレ
ス入力端子ＡＩＩがら、書込データをデータ入力端子Ｒ
Ｉより入力し、これらのデータをメモリアレイ！００に
送って、データを書込む。

又、ポイント読出回路１１１は同様に、端子ＡＯＩより
アドレスデータＸ、Ｙを入力し、メモリアレイ１００中
のアドレスＸ、Ｙのデータをデータ出力端子ＲＯにとり
出すものである。

第４図は、第１図に示す実施例にさらに１対のシリアル
入力端子ＳＩ２及びシリアル出力端子ＳＯ２を付加した
ものである。第３図、第４図において、データの書込及
び読出選択回路１０４．１０８を制御するだめのアクセ
スモード選択信号発生器１０９による制御信号は種々選
ぶことができる。例えば第３図及び第４図におけるシリ
アルデータ出力端子Ｓｏ、　８０１の出力を画像ディス
プレイ装置に表示するために常に読出し状態にしておき
、他のデータの１込、読出しを第２図の書込サイクル（
Ｔ２）の時間にのみ可能とするようにできる。あるいは
、第５図に示すように多数のアクセスモード選択信号に
よって、種々のデータの書込、読出しを制御すれば、こ
れらのアクセスを平行して行なうことが可能となる。た
だし、時間Ｔ１．　Ｔ２．・・・・・・はそれぞれメモ
リアレイ１００を構成している半導体ＩＣのアクセスタ
イムよりも長く選んでおく。

このようにすると、シリアルデータの入出力動作を行な
う場合には、入出力クロックパルスの周期　ｔ、を ＴＩ　＋Ｔ２　＋Ｔ３＋・・・・・・・・・＜ｎｔを満
足するようにえらぶことにより同時に複数のデータや入
出力動作が行なえる。

第３図の実施例のようなポイント書込、ポイント読出を
行なう場合には、割当てられたアクセス時間まで待たさ
れるという欠点がある。これを防ぐためには、第６図に
示すように、アクセスモード選択信号制御回路１１２に
各々のアクセスのひん度に応じた信号を端子ｐｃより入
力し、アクセスモード選択信号発生器１０９を制御する
ことによって、アクセス時間が短縮できる。

すなわち、メモリアレイへのアクセスひんｔ。

高い書込、又は読出回路によって、メモリアレイへデー
タを書込み又はメモリアレイよりデータを読出すことの
可能なアクセス時間を長くする。

例えば、第７図のアクセスモードの割当の例のように、
ひん度の高いアクセスモードの割当回数を多くしたり（
第７図（ａ）　）　、アクセス可能な時間を他に比べて
長くえらぶ（第７図伽））。図の例ではアクセスモード
１の割当を大きくえらんでいる。

この上＼うにそれぞれのデータ入出力回路の使用ひん度
に応じて、メモリアレイへのアクセスを制御することに
より、メモリの使用効率を高くすることが可能になる。

以上の実施例の説明では、メモリアレイを構成している
半導体ＩＣの種類については言及しなかったが、大容量
、低価格という点ではダイナミックＩＣメモリがすぐれ
ている。ただし、ダイナミックＩＣメモリは一定の時間
内にリフレッシュしなければならないという制限がある
。本発明ではこれを自動的に行なうことができる。第３
図の実施例で説明すると、シリアルデータ出力用のエリ
ア指定レジスタ１０７によってメモリアレイ１００の全
エリアを指定しておき、エリア内読出回路１０６、パラ
レル−シリアル変換回路１０５を通じてシリアルデータ
を端子ＳＯより出力する。このとき、端子ＣＯに入力す
るシリアルデータ出力用クロックパルスを適当に選んで
、リフレッシュ時間内にメモリアレイ１００を構成して
いるすべてのメモ１ノセルの読出が行なわれるようにす
れば、自動的にメモリアレイ１００のリフレッシュが行
なわれる。

このときシリアルデータ出力端子ＳＯより出力されルシ
リアルデータをアナログ信号に変換すれば、画像ティス
プレィ装置へのメモリアレイの内容の表示等を行なうこ
とができる。すなわち、画像ディスプレイ装置の画面の
リフレッシュ（再生表示）を行うことにより、ダイナミ
ックＩＣメモ１ノの内容リフレッシュを自動的に実行す
るわけである。

こうすることにより、いかなる場合にも画面表示を乱す
ことなく画像メモリへの高速アクセスが可能力画像ディ
スプレイ装置を実現することができる。ただし、エリア
内続出回路１０６よりメモリアレイ１００にアクセス可
能な時間は、他からのアクセスに優先して確保されなけ
ればならない。例えば第５図において、アクセスモード
１を上記のアクセスとするとき、一定の時間内にアクセ
スモード１が選択されるようにアクセスモードの選択を
行なう必要がある。

以上の実施例では、１系統又は２系統の書込及び読出回
路を有する装置を示したが、これらの個数あるいは、ポ
イント書込／読出回路、シリアル書込／読出回路の種別
の選択は全く自由であり、これらのアクセスモード選択
の手法も様々に設定することが可能である０ また、以上の実施例においては、１画素が１ビツトに対
応するメモリアレイを有する装置の例を示したが、１画
素あたり複数ビットのメモリ装置とすることも容易であ
る。この場合には、例えばｍビットのメモリ装置とする
には、それぞれにデータ入出力回路を設けたｍ枚のメモ
リアレイによって構成すればよい。

以上説明したように、本発明の画像メモリ装置は、複数
の高速シリアルデータ入出力を含む多数のメモリアクセ
スを同時に行なうことができ、しかも低価格であるアク
セスタイムの大きい半導体ＩＣが使用できるという利点
があり、通常のメモリ装置としてばかりでなく、テレビ
画像用フレームメモリ装置、ファクシミリ画像用メモリ
、画像処理装置用メモリ等に広く適用できるものである
。

又、以上述べた実施例では、独立したシリアル−パラレ
ル変換回路及びパラレル−シリアル変換回路を設けてい
るが、これらを同時に使用しない場合には、シリアル−
パラレル相互変換回路で兼ねるようにすることもできる
。

半導体ＩＣはＬＳＩ技術によりさらに高集積化が進むと
予想されるので、本発明のような装置は、メモリアレイ
へのデータ書込、読出を行なう周辺回路も含めて、１個
又は数個のＩＣチップに集積化することも可能であり、
大量生産による低価格化が期待できる。

【図面の簡単な説明】

第１図は本発明による１系統のシリアル入出力回路を有
する実施例、第２図は第１図の実施例の動作説明図、第
３図、第４図は他の実施例、第５実施例、第７図は他の
アクセスモード選択信号の例を示す。 １００・・・・・・・・・メモリアレイ、　１０１．２
０１・・・・・・・・シリアル−パラレル変換回路、１
０２，２０２・・・・・・・・・エリア内書込回路、　
１０３・１０７・ｉｏ３．２０７・・・・・・・・・エ
リア指定用レジスタ、　　１０４・・・・・・・・・書
込選択回路、１０５、２０５・・・・・・・・“パラレ
ル−シリアル変換回路、１０６．２０６・・・・・・・
・・エリア内読出回路、　１０８・・°°°甲読出選択
回路、　１０９・・・・・・・・・アクセスモード選択
信号発生器、　１１０・・・・・・・・・ポイント書込
回路。 １１１・・・・・・・・・ポイント読出回路、　１１２
・川・・・・アクセスモード選択信号制御回路。　−

Claims (4)

【特許請求の範囲】
1. （１）　　各メモリセルが画素配列に対応しているメモ
   リアレイ、シリアルデータをパラレルデータに変換する
   シリアル−パラレル変換回路と変換されたパラレルデ＝
   りを前記メモリアレイ中に書込む回路の組、及び前記メ
   モリアレイよりパラレルデータを読出す回路と該パラレ
   ルデータをシリアルデータに変換するパラレル−シリア
   ル変換回路の組の一方又は両方を複数組有し、シリアル
   データを前記メモリ７アレイ中に書込む動作及び前記メ
   モリアレイからパラレルデータを読出しシリアルデータ
   として出力する動作の一方又は両方の複数動作に対して
   前記メモリアレイへのアクセス可能な時間を適宜分割し
   て割当て、各々のアクセス可能な時間に前記動作をそれ
   ぞれ行わせるようにしたことを特徴とする画像メモリ装
   置。
2. （２）　　前記メモリアレイへのデータの書込み又社前
   記メモリアレイからのデータの読出しの一方又は両方の
   複数動作の頻度に応じて、それぞれの動作の前Ｅメモリ
   アレイへのアクセス可能な時間の長゛さ又は割当回数を
   制御することを特徴とする特許請求の範囲第（１）項記
   載の画像メモリ装置。
3. （３）　　前記メモリアレイをダイナミック半導体素子
   により構成し、前記メモリアレイからのデータ読出し動
   作に前記メモリアレイへのアクセス可能な時間を一定の
   周期で割当て、前記メモリアレイのすべてのメモリセル
   からのデータ読出し動作を一定の周期で行ない、上記ダ
   イナミック半導体素子のリフレッシュを実行するように
   したことを特徴とする特許請求の範囲第（１）項記載の
   画像メモリ装置。
4. （４）　　各メモリセルが画素配列に対応しているメモ
   リアレイと、該メモリアレイ中の任意のメモリセル″に
   データを書込む回路又は任意のメモリセルよりデータを
   読出す回路の一方又は両方の単−又は複数個を有し、上
   記メモリアレイへのデータの書込み又は上記メモリアレ
   イからのデータの読出しの一方又は両方の複数動作に対
   して上記メモリアレイへのアクセス可能な時間を適宜分
   割して割当て、各々のアクセス可能な時間に上記動作を
   それぞれ行わせるようにしたことを特徴とする画像メモ
   リ装置。