JPS62166677A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野］ 本発明はブロック着色表示の画像表示装置に係り、特に
ギヤブテン端末や文字放送受信機に適する画像表示装置
に関するものである。

〔発明の背景〕

現在実施されている文字情報伝送システム（文字放送や
ギヤブテンシステム）の端末に使用されるブロック着色
表示の画像表示装置において、高速に表示データを書き
換える要求に答えるためには、ＭＰＵが表示すべきパタ
ーンデータを表示メモリに書き込むと、あらかじめレジ
スタに設定されていた色属性データも同時に表示メモリ
に書き込まれるように回路を構成することが有効な手段
である。

この書き込み方式（以降マルチライトと呼ぶ）に関して
、例えば特開昭５６−７８８８０号公報に示されるよう
に、パターンデータな格納する主系列の表示メモリと色
属性データを格納する副系列の表示メモリを備え、ＭＰ
Ｕが主系列表示メモリにパターンデータを書き込むと同
時にレジスタに設定されていた色属性データが副系列表
示メモリに誉−き込まれるように回路を構成した画像表
示装置が知られている。

しかし、横２５６×縦１９２（縦スクα−ル用バッフ丁
を含めて２５６）ドツトの縦４×横４ドツト単位のブロ
ック着色表示の場合には、ＢＫバイトのパターンデータ
と２にバイトずつの色属囲データ（前景色、背景色およ
び表示属性）で実現可能であるので表示メモリ容量は１
６にバイト・あれば十分であるが、上記の例を適用する
とパターンデータ・前景色データ・背景色データおよび
表示属性データを格納する表示メモリはそれぞれ別系列
のメモリにする必要があるため、安価な犬容ｉｆ）ＲＡ
Ｍ１６ＫＸ４ビツト２個で表示メモリを構成することが
不可能でメモリ素子数の増加や不使用領域の拡大を招く
という問題点があった。

［発明の目的］ 本発明の目的は、上記の従来技術の欠点をなくし、同一
系列の表示メモリにパターンデータト色属註データを格
納することにより、大容量ＤＲＡＭを必要最少限の個数
使用して表示メモリを構成し、−かつ表示メモリとやり
とりする信号線本数が少な（ＬＳＩ化に適したものとし
ながらも、高速な表示データ書き込みを実現できる画像
表示装置を提供することにある。

〔発明の概要〕

上記目的を達成するために本発明では、前景色データ・
背景色データおよび表示属性データを一時記憶する３個
のレジスタと、ＭＰＵ　書き込み時にアドレスとデータ
を一時保持する２個のラッチと、上記３個のレジスタの
データと上記データラッチのデータとを切り換えるデー
タ切換回路と、上記アドレスラッチに保持されたパター
ンデータのアドレス情報からその表示位置に対応した前
景色データ・背景色データおよび表示属性データのアド
レスを生成する回路と、ラッチに保持されているパター
ンデータに引き続いてレジスタに記憶されている前景色
データ・背景色データおよび表示属性データを順に表示
メモリに書き込むよう、アドレス生成回路とデータ切換
回路を制御する表示メモリアクセスの制御回路とを設け
、表示メモリアクセスサイクル中のＭＰＵアクセス割り
当てサイクルにおいて、パターンデータ・前景色データ
・背景色データおよび表示属性データを連続して４バイ
ト同一系列の表示メモリに書き込もうとするものである
。

［発明の実施例］ 以下１本発明を図面を用いて説明する。

第１図は本発明による画像表示装置の一実施例を示すブ
ロック図である。ここで、１はＭＰ［Ｊブロック、２は
クロック発振回路、１０は表示メモリ、１１はＣＲＴモ
ニタ、１２は表示回路ブロックである。

表示回路ブロック１２において、３はタイミング生成回
路、４はアクセスコントロール回路、５は表示アドレス
生成回路、６は表示処理回路、７はアドレス切換回路、
８はデータ切換回路、９はマルチライトアドレスデータ
生成回路である。

ＭＰＵプロヴク１は、マイクロプロセッサ（以降ＭＰＵ
と呼ぶ）と、そのＭＰＵのアドレスから表示メモリ選択
信号ＶＳＥＬと各種レジスタの選択信号、を生成する回
路から成る回路ブロックであり。

クロック発掘回路２は画像表示装置の原クロック（２２
，９ＭＨ２）を生成し表示回路ブロック１２に供給する
回路であり、表示メモリ１０はＤＲＡＭから構成されパ
ターンや色属性のデータを保持するメモリであり、（？
ＢＴモニタ１１は表示回路ブロック１２かも出力される
映像信号を画像表示する装置である。

表示回路ブロック１２において、タイミング生成回路３
は、発振回路２より供給される原クロづり信号から、ア
クセスコントロール回路４および表示処理回路６に供給
する各種タイミングのクロック信号を作り出す。アクセ
スコントロール回路４は、タイミング生成回路３から与
えられるクロック信号と、ＭＰＵブロック１から与えら
れる表示メモリ９の選択信号Ｖ８ＥＬや表示回路ブロッ
ク１２に含まれる各種レジスタの選択信号やリードライ
ト信号Ｒ，／Ｗと、マルチライトアドレスデータ生成回
路９から与えられるマルチライト許可信号とから、ＭＰ
Ｕにウェイトをかける必要がある場合には引き延ばされ
るＭ　Ｐ　Ｕクロック信号と、表示メモリ１０を構成す
るＤＲＡＭのコントロール信号Ｒ，Ａｓ　、ＣＡＳ−Ｗ
Ｅ　、ＯＥ　と、表示アドレス生成回路５・表示処理回
路６・アドレス切換回路７・データ切換回路８・マルチ
ライトアドレスデータ生成回路９に必要なコントロール
信号を生成する。

表示アドレス生成回路５は表示メモリ１０から表示読み
出しされるパターンデータと色属性データの表示読み出
しアドレスＤＡを生成し、表示処理回路６は表示メモ１
月０より読み出された表示読み出しデータｌ）Ｄから映
像信号を生成する。

マルチライトアドレスデータ生成回路９は、ＭＰＵ書き
込み時にはＭＰＵアドレスＡＡとＭＰＵデータＡＤとか
ら表示メモリに対するＭＰＵアクセスアドレスＮＡとＭ
ＰＵ書き込みデータＷＤを生成し、ルチライトを行ない
、ＭＰＵ読み出し時にはＭＰＵアクセスアドレスＮＡに
おいて表示メモリ１０から読み出されたＭＰＵ読み出し
データＲＤを保持しＭＰＵデータＡｔ）としてＭＰＵプ
ロ・Ｉり１に供給する。アドレス切換回路７は、表示メ
モリ１０に与えるＭＰＵアクセスアドレスＮＡと表示読
み出しアドレスＤＡとを切り換え、表示メモリアドレス
ＶＡとして表示メモリ１０に供給し１デ一タ切換回路８
は、表示メモリへのＭＰＵ書き込みデータＷＬ）と表示
メモリからのＭＰＵ読み出しデータＩ（Ｄおよび表示読
み出しデータＤｌ）とを多重して表示メモリデータＶＤ
として表示メモ１月０に供給する。

次に、マルチライトの際のアドレスとデータを生成する
マルチライトアドレスデータ生成回路９について、その
構成を示すブロック図である第２図を用いて説明する。

ここで、α〜ｆはアクセスコントロール回路４との間で
入出力されるコントクール信号、ＭＰＵ７ドＬ／、ＸＡ
ＡとＭＰＵデータＡＤはＭ　Ｐ　Ｕブロック１から入力
される信号、ＭＰＵアクセスアドレスＮＡはアドレス切
換回路７に出力される信号、ＭＰＵ書き込みデータＷＬ
）とＭＰＵ読み出しデータ）ＬＤはデータ切換回路８と
の間で入出力される信号である。

ｆｖｌ　Ｐ　ＵがＭｌ’Ｕアドレス空間における表示メ
モリ１０のアドレス領域に読み書きを行なうと、ＭＰＵ
ブロンク１からの表示メモリ選択信号ＶＳＥＬが活性と
なるのでアクセスコントロール回路４からのアドレスラ
ッチイネープル信号６が活性となり、アトレスラッチ１
３にＭＰＵアドレスＡＡが保持される。書き込みである
ならば、同時にデータラッチイネーブル信号ｄが活性と
なり、データラッチ１４にＭＰＵデータＡｔ）が保持さ
れる。

書き込みモードを設定する書き込みモード設定７す・ノ
プフログプ１５の出力が０であるか、またはアドレス領
域チ１３に保持されたＭＰＵアドレスＡＡが表示メモリ
１０におけるパターンデータの格納されるアドレス領域
の外にあるためアドレス判定回路１６の出力がＯである
場合には、ＡＮＬ）回路１８によって生成されてアクセ
スコントロール回路４に与えられるマルチライト許可信
号αは０となり、マルチライトでない通常の書き込み（
以降マルチライトに対しシングルライトと呼ぶ）が起こ
る。

これに対して、フリツプフロップ１５の出力が１であり
、かつ保持されたＭＰＵアドレスＡＡが表示メモリ１０
においてパターンデータの格納されるアドレス領域の内
にあるためアドレス判定回路１６の。

出力が１である場合には、ＡＮＬ）回路１８の出力信号
であるマルチライト許可信号αは１となり、ラッチされ
たＭ　Ｐ　ＵデータＡｔ）に引き続いてレジスタ２２・
２３・２４に設定されている前景色・背景色・表示属性
のデータの書き込み、すなわちマルチライトが行なわれ
る。

マルチライトの場合、アドレス選択回路２０は書き込み
サイクルのカウント信号Ｃに応じて、アドレスラッチ１
３に保持されたパターンデータのアドレスと、そのアド
レスからアドレス生成回路１９において生成された前景
色データ・背景色データ・表示属性データの格納される
べきアドレスを順に選択し、マルチライトアドレスＭＡ
としてアドレス変換回路２１に与える。アドレス変換回
路２１はこのアドレスＭＡを変換しアクセスアドレスＮ
Ａを生成してアドレス切換回路７に供給する。また、デ
ータ選択回路２５は書き込みサイクルカウント信号Ｃに
応じて、データランチ１４に保持されたパターンデータ
とレジスタ２２・２３・２４に設定されている前景色デ
ータ・背景色データ・表示属性データを順に選択し、表
示メモリへのＭＰＵ　Ｗき込みデータＷＤとしてデータ
切換回路８に供給する。なお、シングルライトの場合に
は書き込みサイクルのカウント信号Ｃは初期値に固定さ
れてカウントアツプされないので、マルチライトアドレ
スＭＡにはアドレスラッチ１３に保持されたＭＰＵアド
レスＡＡが渡され、ＭＰＵ＠き込みデータＷυには保持
されたＭＰＵデータＡＤが与えられる。

ＭＰＵが表示メモリ１０から読み出しを行なう場合には
、アドレスラッチ信号６は活性となるがデータラッチ信
号ｄは活性とならず、マルチライト許可信号αに関係な
くカウント信号Ｃは初期値に固定されるので、保持され
たＭｌ）ＵアドレスＡＡがマルチライトアドレスＭＡＫ
渡される。表示メモリ１０から読み出されたＭＰＵ読み
出しデータ凡りはデータラヅチイネーブル信号ｆによっ
てデータラッチ２６に保持され、データバッファイネー
ブル信号ｅが活性である期間、ＭＰＵクロックが引き延
ばされて読み出しサイクルにとどまっていたＭＰＵＫデ
ータＡＤとして与えられる。

横２５６×縦１９２ドツトを表示し、横４×縦４ドツト
単位で１６色のブロック着色がなされるこの画像表示装
置において、必要な表示メモリ容量は１６にバイトであ
るので表示メモリアドレスＶＡは１４ビツトのアドレス
となる。この１４ビツトを最上位ヒ９　トカラＶＡ１３
　、　ＶＡ１２　、−、　、　ＶＡＯトＩ、ｔ、：、時
、ＶＡ１３　＝Ｏ（’）８　Ｋハイ）ヲハｌ　−７テｌ
’　Ｋ、’／Ａ１３＝１の８にバイトを４分割して前景
色データ・背景色データ・表示域・性データ・未使用に
２にバイトずつ順に割り付ける。この表示メモリのアド
レス割り付けを示した図が第３図である。

すると、表示アドレス生成回路５で生成される表示読出
アドレスＬ）Ａ、そしてＭＰ［ＪアクセスアドレスＮＡ
と多重した後の表示メモリアドレスＶＡを第４図の（１
）〜（４）に示すように決めることができる。すなわち
（１）のパターンデータから（４）の表示属性データま
で、表示位置の水平カウンタ値ＨＯ〜Ｈ４と垂直カウン
タ値ｖ２〜Ｖ７を同じＶＡＯ〜Ｖ　Ａ　１０に割り付け
て、（１］のパターンデータの表示位置を示す垂直カウ
ンタ値ｖＯとｖｌ、および（２）の前景色データから（
４）の表示属性データを区別する２ビツトを上位のＶＡ
ｌｌとＶＡ１２に割り付ける。このようにアドレスのビ
ット対応をとると（１）〜（４）におけるＶＡＯ〜ＶＡ
１０が共通となるので、表示メモ１月０を構成するＤＢ
、ＡＭのロウアドレスとしてＶＡｏ〜ＶＡ７０８ビット
を供給することにより、（１）〜（４）の４バイトのデ
ータをページモード読み出しを利用し表示読み出しする
ことができる。

また、アドレス変換回路２１においてマルチライトアド
レスＭＡから生成されるＭＰＵアクセスアドレスＮＡ、
そして表示続出アドレスｌ）Ａと多重した後の表示メモ
リアドレスＶＡを第３図の（５）〜（８）に示すように
決めることができる。（５）のパターンデータから（８
）の表示属性データまで、各々ＭＰ（Ｊから見たアドレ
スが表示走査の順に連続となるように決めたものである
。ＭＡＬ５　＝０である場合はパターンデータの読み書
きを行なうので（５）のように、ＭＡ１３＝１である場
合は色属性データの読み書きを行なうので（６）〜（８
）のように、アドレス変換回路２１においてマルチライ
トアドレスＭＡかうＭＰＵアクセスアドレスＶＡに変換
を行なう。

第５図はアドレス生成回路１９とアドレス選択回路２０
におけるＭＰＵアドレスＡＡからマルチライトアドレス
ＭＡへのアドレス変換の様子を示す図である。シングル
ライトまたはリードの場合には、（５）のようＫＡＡＯ
〜ＡＡ１３をそのまｔＭＡｏ−ＭＡ１３とする。マルチ
ライトの場合には、（１）のように１バイトめのパター
ンデータ書き込み時はＡＡＯ〜ＡＡ１３をそのまｔＭＡ
ｏ〜ＭＡ１３とするが、υ）〜（４）のように２バイト
めの前景色データ書き込みから４バイトめの表示属性デ
ータ書き込みの時はＭＡ５〜ＭＡ１０にＡＡ７〜ＡＡ１
２を対応させ、ＭＡｌｌとＭＡ１２に前景色データ・背
景色データ・表示属性データを区別する２ビツトを対応
させる。

この第５図の（１）〜（４）と第４図の（５）〜（８）
とから明らかなように、マルチライトの場合に書き込ま
れる４バイトのデータの各表示メモリアドレスＶＡの下
位１１ピツ）ＶＡＯ〜ＶＡ１０は共通であり、ＭＰＵア
ドレスＡＡＯ，ＡＡｌｏが対応している。すなわち、マ
ルチライト時の４バイトのデータ書き込みはページモー
ド書き込みで行なうことが可能である。

続いて、表示メモリ１０へのＭＰＵアクセスの際のコン
トロールを行なうアクセスコントロール回路４の中で、
マルチライトアドレスデータ生成回路９どの関係が深い
部分の回路を示す第６図と、マルチライトの際の主要信
号のタイミングを示す第７図とを用いて、マルチライト
の動作をより詳細に説明する。

第６図において、α〜ｆは第２図でも示したマルチライ
トアドレスデータ生成回路９との間で入出力するコント
ロール信号、Ｖ８ＥＬとその反転信号ＶＳＥＬおよびＲ
，／Ｗとその反転信号Ｗ／ＩｔはＭＰＵブロック１から
の入力信号である。また、Ｃ鳥は表示メモ１Ｊ１０を構
成するＤＲＡＭに供給するカラム・アドレス・ストロー
ブ信号でＣＡＳはその反転信号、ＭＰＵＶは表示メモリ
１０のアクセスサイクル中でＭＰＵアクセスに割り当て
られている期間を示す信号、ＷＡＩＴはＭＰＵクロック
を引き延ばすウェイト信号、ｖｗｔ−ｔは実際に表示メ
モリ１０への書き込みが行なわれている期間を示す信号
、ＶＦＬＤは実際に表示メモリ１０からの読み出しが行
なわれている期間を示す信号であり、いずれもアクセス
コントロール回路４において第６図に図示されていない
部分との間で入出力される。

２８はアドレスラッチ１５のラッチイネーブル信号菩を
生成するＡＮＤ回路、２９はデータラッチ１４のラッチ
イネーブル信号を生成するＡＮＤ回路、３０〜３２はＭ
ＰＵが表示メモリ１０からの読み出しを行なう場合と２
回続けて表示メモリ１ｏへの書き込みを行なう時の２回
めの書き込みの場合に、ＭＰＵへ供給するＭ　Ｐ　Ｕク
ロックを引き延ばすウェイト信号ＷＡＩＴを生成する回
路である。３３〜３８はＭＰＵの読み出し時の読み出し
制御を行なうコントロール回路、３９はデータバッファ
２７のバッファイネーブル信号ｅを生成するＮＡＮＤＡ
ＮＤ回路はデータラッチ２６のラッチイネーブル信号を
生成するＡＮＤ回路である。また、４１〜５０がＭＰＵ
の書き込み（マルチライトまたはシングルライト）の際
の書き込み制御を行なうコントロール回路である。

表示メモ１月０ヘパターンデータの書キ込みが行なわれ
る場合には、第７図の（７）〜（３）に示すようにＭＰ
Ｕクロック（支）に対してＭＰＵアドレスＡＡ（イ）と
ＭＰＵデータＡＤに）とリードライト信号Ｒ／　Ｗ　（
ｔ）が確定し、表示メモリ選択信号ＶＳＥＬ（３）が活
性となる。書き込みモード設定フリップ７０ツブ１５が
１に設定されていると、ＭＰＵアドレスＡＡはパターン
データのアドレス領域の内にあるためアドレス判定回路
１６の出力が１となりアドレスラッチイネーブル信号ｋ
によりラッチ１７に保持される。その結果、マルチライ
ト許可信号α（至））は次のＭＰＵアクセス時まで１に
保持される。

表示メモリ１０に供給するロウアドレスストローブ信号
ＲＡＳｒ）とカラムアドレスストローブ信号ＣＡＳ（２
）は、８画素表示期間１．４μＳにおいてページモード
４サイクル８７５ルＳとページモード２サイクル５２５
　ｎｓの表示メモ１月０へのアクセスを制御する。表示
期間ではページモード４サイクルが表示読み出しに使用
され、ページモード２サイクルがＭＰＵアクセスに割り
当てられるが、表示読み出しを行なう必要のない帰線期
間ではページモード４サイクルがＭＰＵアクセスに割り
当てられる。

従ってマルチライトアドレスデータ生成回路９中のデー
タラッチ１４に保持されたパターンデータが、レジスタ
２２・２３・２４に設定されていた前景色データ・背景
色データ・表示属性データと共に表示メモ１月０に書き
込まれるタイミングは表示期間（コ）〜（財）と帰線期
間（’Ａ−（至）とで異なる。

表示期間ではＭＰＵアクセス割り当て信号ＭＰＵＶ（ｉ
がページモード２サイクルの部分で１となり、（社）〜
に）で示されるようにページモード２サイクルが２回使
用され４バイトのマルチライトが行なわれる。しかし、
帰線期間ではＭＰＵＶｅ／）はページモード４サイクル
の部分で１となり、（イ）〜Ｃ′Ａで示されるようにペ
ージモード４サイクル１回で４バイトのマルチライトが
行なわれる。

ＶＳＥＬ信号（４）の立ち上がりでＷ／）ｌ、信号が７
リツプ７０ツブ４１に保持されるためその出力は１とな
り、続いてＭＰＵＶ信号（コ）またはり）の立ち上がり
で７リツプ７ａツブ４２が１に設定される。そして、Ａ
ＮＤ回路４６で生成される表示メモリ１０への実際の書
き込みサイクルを示す信号ｖＷＲによって、表示メモリ
アドレスＶＡ（２）または汐）・表示メモリデータＶＬ
）（−／ｌまたは（イ）の出力が制御され、同時にライ
トイス、−プル信号ＷＥに）またはＣ′Ａが供給される
。マルチライト許可信号α力が１であるので、次のＣＡ
８信号の立ち下がりまで７リツプフログプ４４によって
ｖＷＲ信号から遅延された信号が１である期間、ＡＮＤ
回路４５によって２ビツトカウンタ４６のカウントアツ
プが許可される。その２ビツトのカウント出力がマルチ
ライトアドレスデータ生成回路９におけるアドレス選択
回路２０とデータ選択回路２５を切り換える誓き込みサ
イクルカウント信号Ｃ（転）または例となる。０から３
までカウントすると２ビツトカウンタ４６のキャリー出
力信号が１となるので、次の（、’ＡＳ信号（ハ）の立
ち上がりでフリップフロップ４７の出力が１となり選択
回路４９を通過したｖｔ　ＩＪ上セツト成回路５０に与
えられ、７リツプフロツプ３１・４１・４２および２ビ
ツトカウンタ４６をリセットするリセット信号が生成さ
れる。

なお、書き込みモード設定フリップフロップ１５が０に
設定されているか、またはＭＰＵ書き込みカバターンデ
ータでない場合には、マルチライト許可信号αが０すな
わちシングルライトの状態となり、選択回路４９はフリ
ップフロップ４日の出力を選択するので表示メモリ１０
への書き込みはページモードサイクル中の最初の１サイ
クルのみを使用して行なわれる。

また、ＭＰＵが表示メモＩＪＩＯから読み出しを行なう
場合には、　Ｖ８ＥＬ信号の立ち下がりでＲ，／Ｗ倍信
号７リヴプフロツプ３３に保持されて出方が１となった
後、３４〜３８の回路により実際の読み出しサイクル信
号を示す信号Ｖ）ＬＤが生成されページモードサイクル
中の最初の１サイクルを使用して表示メモリ１０からの
読み出しが行なわれる。

以上のようなマルチライトアドレスデータ生成回路９と
アクセスコントロール回路４の構成によれば、安価な１
６ＫＸ４ピツ）　ＤＩ（ＡＭを使用した同一系列の表示
メモリにパターンデータと色属性データとを格納しなが
らも、ページモード書き込みにより高速にパターンデー
タと色属性データの表示メモリへの書き込みを行なうこ
とができる。具体的には、ＭＰＵ書き込み時点から最良
の場合は０．８８μＩ、最悪の場合でも３．３３μＳと
いう短かい時間で、パターンデータと色属性データの４
バイトを表示メモリに書き込めるのである。

なお、本実症例では表示メモリアクセスサイクルがペー
ジモード４サイクルとページモード２サイクルから構成
されている場合について述べているが、通常モードやス
タティックカラムモード等から構成されている場合につ
いても本発明が有効であることは明らかである。また、
表示期間と帰線期間とでＭＰＵアクセスに割り当てるサ
イクルを変化させずに固定して３く場合、逆にさらに多
様にＭＰＵアクセス割り当てサイクルを変化させる場合
についても同様に本発明は有効である。本実施例では、
１６にバイトの表示メモリが１系列あり、パターンが８
にバイト前景色・背景色・表示属性・未使用が各２にバ
イトと順に格納されている場合について述べているが、
複数系列の表示メモリを備える場合、あるいは表示メモ
リ中の各データの格納領域の割り付けが本実施例と異な
る場合についても本発明が適用できることは自明である
。

〔発明の効果〕

本発明によれば、安価な大容量ＤＲＡＭを必要最小個数
使用することにより表示メモリを構成することができる
。また、表示メモリの系列を少なくできるので、表示メ
モリとその駆動回路との間の信号線本数を削減しＬＳＩ
化に適したものとすることができる。さらに、パターン
データと前景色データ・背景色データ・表示属性データ
の表示メモリへの書き込みを高速に行なうことができる
。

【図面の簡単な説明】

第１図は本発明による画像表示装置の一実施例を示すブ
ローｌり図、第２図は第１図における。マルチライトア
ドレスデータ生成回路９の詳細な回路図、第３図は表示
メモリに供給されるアドレスのミＪ１゜ ビット構成を示す概略図、第４図はＭＦＵのマルチライ
ト時のアドレス生成を示す概略図、第害図は第１図にお
けるアクセスコントロール回路４の一部の詳細な回路図
、第か、図はマルチライト時の第か図に示す主要な信号
のタイミング図である。 １・・・ＭＰＵ７−ＩＩＩヅク、４・・・アクセスコン
トロール回路、９・・・マルチライトアドレスデータ生
成回路、５・・・表示アドレス生成回路、７・・・アド
レス切換回路、８・・・データ切換回路、１０・・・表
示メモリ、１３・・・アドレスラッチ、１４・・・デー
タラッチ、１９・・・アドレス生成回路、２０．・・ア
ドレス選択回路、２１・・・アドレス変換回路、２２・
２３・２４・・・色属性データレジスタ、２５・・・デ
ータ選択回路。

Claims (1)

1. 【特許請求の範囲】 １、画像情報の読み書きを行なう中央演算処理装置と画
   像情報の主情報と付随情報を記憶する表示メモリとを備
   えた画像表示装置において、前記中央演算処理装置によ
   り設定されるＮ個の画像情報の付随情報を保持するＮ個
   の付随情報保持手段と、前記中央演算処理装置により起
   動され（Ｎ＋１）回の前記表示メモリへの書き込みを行
   なう書き込み制御手段と、前記表示メモリへの（Ｎ＋１
   ）回の画像情報書き込み時に、前記書き込み制御手段か
   らの制御信号に応じて、前記表示メモリに供給するアド
   レスを前記中央演算処理装置より与えられるアドレス情
   報から生成する書き込みアドレス生成手段と、前記書き
   込み制御手段からの制御信号に応じて、前記中央演算処
   理装置より与えられる画像情報の主情報およびＮ個の付
   随情報保持手段に保持されたＮ個の画像情報の付随情報
   の中から１個の画像情報を選択し、前記表示メモリに供
   給する画像情報選択手段とを設けたことを特徴とする画
   像表示装置。 ２、前記表示メモリはアドレスが行アドレスと列アドレ
   スの２回に分けて供給される形式のメモリ素子から構成
   され、また前記書き込みアドレス生成手段は、生成され
   た（Ｎ＋１）個の画像情報のアドレスにおいて少なくと
   も前記表示メモリに供給する行アドレスのビット幅分の
   アドレスが共通となるように前記書き込み制御手段から
   の制御信号に応じてアドレス変換を行なうアドレス変換
   回路と、前記アドレス変換回路から出力される（Ｎ＋１
   ）個のアドレスに共通な行アドレスと共通でない列アド
   レスにアドレスを時分割して前記表示メモリに供給する
   アドレス多重回路とを備えたことを特徴とする、特許請
   求の範囲第１項記載の画像表示装置。