JP3550510B2 - ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法 - Google Patents

ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法 Download PDF

Info

Publication number
JP3550510B2
JP3550510B2 JP17021699A JP17021699A JP3550510B2 JP 3550510 B2 JP3550510 B2 JP 3550510B2 JP 17021699 A JP17021699 A JP 17021699A JP 17021699 A JP17021699 A JP 17021699A JP 3550510 B2 JP3550510 B2 JP 3550510B2
Authority
JP
Japan
Prior art keywords
address
data
array
signal
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP17021699A
Other languages
English (en)
Other versions
JP2000149554A (ja
Inventor
ハシモト マサシ
エイ.フランツ ジーン
ビクター モラベック ジョン
− ピエール ドレイ ジャン
Original Assignee
テキサス インスツルメンツ インコーポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテツド filed Critical テキサス インスツルメンツ インコーポレイテツド
Publication of JP2000149554A publication Critical patent/JP2000149554A/ja
Application granted granted Critical
Publication of JP3550510B2 publication Critical patent/JP3550510B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Input (AREA)
  • Memory System (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は全般的にディジタル・メモリ回路に関し、特に、ビデオ用に使う時に特に有利なディジタル・メモリ回路に関する。
【0002】
【従来の技術】
ディジタルTV,VCR及び関連したビデオ用途には、それらを合せたものがビデオ・フレーム全体を表わす様な画素を記憶するフレーム・メモリ又はフィールド・メモリを利用する場合が多い。このフレーム・メモリは、フレームの固定、ズーム、パン、分割スクリーン・モニタ動作等の様な種々の特殊効果を発生する時に使われる。フレーム・メモリは普通の個別の集積回路を使って構成することができる。
【0003】
【発明が解決しようとする課題】
こう云うフレーム・メモリは比較的高価で、望ましくない程大量の電力を消費し、望ましくない程大きな場所を占める。この様なフレーム・メモリの目的が商品に使うことである場合、これが大きな問題になる。従って、単独であっても、或いはできるだけ少ない数の他の集積回路と組合せる1個の集積回路があれば、普通の個別の集積回路を用いて構成されたフレーム・メモリに比べて改良になる。
【0004】
従来の集積回路装置はこのフレーム・メモリの問題を取上げようとした。
然し、こう云う装置は、ビデオ用の要求に適切に応える様なアーキテクチュアを作ることができなかった。例えば、広い範囲に及ぶ種々の特殊効果をつくる際、典型的に必要とされる少数個のフレーム・メモリ機能だけを含む装置を使うことができる。然し、それを大量の従来の個別の集積回路と組合せなければならないので、従来の個別の集積回路だけで構成されたフレーム・メモリに比べて殆ど改良されなくなる。
【0005】
他方、従来のフレーム・メモリ集積回路は、完全なオンチップのアドレス計算を有するランダムアクセス・メモリを含むことがある。この様なフレーム・メモリを利用するビデオの用途では、フレーム・メモリ全体を直列にアクセスする。こうして、フレーム固定及び分割スクリーン・モニタ動作の特殊効果が支援される。然し、ズーム及びパン機能は、この様な装置を用いては不可能であるか或いは実用的でない。
【0006】
従って、業界には大量の周囲の集積回路を必要とせずに、広い範囲の種々の特殊効果を出せる様に回路のアーキテクチュアを最適にするフレーム・メモリ集積回路に対する要望がある。
【0007】
【課題を解決するための手段】
従って、この発明の利点は、限られたランダムアクセスができる様にしたフレーム・メモリ回路を提供したことである。
この為、この発明に従って構成された装置は、広い範囲の種々の特殊効果のビデオ用途に効率良く使うことができる。
【0008】
この発明の別の利点は、種々のアドレス計算モードを含むメモリ回路を提供したことである。即ち、或る特殊効果の機能に対する一部分のアドレス計算をメモリ回路に移すことができ、このメモリ回路を利用するビデオの用途では、計算に処理能力を割当てる必要がない。
【0009】
上に述べたこの発明の利点が、一形式では、データ・ストリームを記憶して供給するメモリ回路によって実行される。このメモリ回路が直列アクセス及びランダムアクセスの両方ができる様にしている。ランダムアクセス・メモリ・アレイのデータ入力がデータ・バッファに結合され、このデータ・バッファがメモリ・アレイの動作をデータ・ストリームと同期させることができるようにする。ランダムアクセス・メモリ・アレイのアドレス入力がアドレス・シーケンサに結合され、このシーケンサが、メモリ・アレイに相次いで印加される一続きのメモリ・アドレスを発生する。アドレス・バッファ・レジスタがアドレス・シーケンサにやはり結合されている。アドレス・バッファ・レジスタがアドレス・シーケンサにランダムアクセス・アドレスを供給して、アドレス・シーケンサから供給される一続きのメモリ・アドレスを初期設定する。
【0010】
この発明は、以下図面について詳しく説明するところから更によく理解されよう。図面全体に亘り、同様な部分には同じ参照数字を用いている。
【0011】
【発明の実施の形態】
図1は受像管又はその他のビデオ表示端末装置に現われる様なビデオ・フレーム10を示す。フレーム10が聴視者には連続的なビデオ映像として見えるが、フレーム10は多数のディジタル化画素12として電気的に表わすことができる。各々の画素12が、フレーム10の映像内の多数の極く小さい区域のうちの1つに対する色及び相対強度の様なパラメータを定める。従って、フレーム10は比較的多数の画素12を含むことがある。例えば、画素12の488列及び画素12の488行を持つフレームは、1フレーム当り、合計238,144個の画素を持っている。
【0012】
典型的には画素12は、画素12の間の空間関係を保つ為に、予定の順序で伝送され又はその他の形で処理される。例えば普通のラスタ走査の用途では、画素12は、フレーム10の第1行の第1列にある画素12を表わす画素12aから始まって、順々にメモリ装置又はビデオ表示装置に伝送することができ、これがフレーム10の第1行の最後の列にある画素12を表わす画素12bまで、順番に続けられる。画素12b及び同期情報(図面に示していない)を伝送した直後、第2行の第1列にある画素12を表わす画素12cを伝送し、それに続いて、フレーム10の第2行にある残りの画素12を順番に伝送することができる。フレーム10の最後の行の最後の列にある画素12を表わす画素12dが伝送されるまで、この様に画素12の伝送が続けられる。従って、画素12と初めの画素12aの間のタイミング関係が分っている任意の処理装置は、フレーム10内の画素12の空間的な位置を知っているか、或いはそれを容易に計算することができる。
【0013】
ディジタルTV,VCR等は、フレーム10内の全部の画素12を記憶することができる大きなフレーム・メモリ又はフィールド・メモリを持つことがある。画素12を併せたものが、フレーム・メモリに対する直列データ・ストリームとなる。特殊効果を別とすると、この直列データ・ストリーム内の画素12の相対的な順序は、画素12の空間関係を保つ為に、フレーム・メモリから読取る時に一般的に守らなければならない。然し、種々の特殊効果はこの様に守られる順序を必要とせず、フレーム・メモリから画素12が読取られる時、画素12の順序を正しく守ることによって、貴重な計算時間が浪費されることがある。
【0014】
この様な1つの特殊効果が、フレームの小さな一部分をビデオ表示全体を埋める様に拡大するズーム効果である。例えば、図1のフレーム10がビデオ表示全体を表わすとすると、フレーム10のうち、行i及びjと列m及びnによって区切られた区域をズーム特殊効果で拡大して、フレーム10全体を埋めことができる。この為、ズーム特殊効果では、フレーム10の中にあって、行i及びj及びm及びnによって区切られた区域の外側にある全ての画素12は、作用せず、捨てることができる。云い換えれば、この様に作用しない画素12はフレーム・メモリに記憶したり或いはそれから読取る必要がない。従って、列m及び行iにある画素12が、ズーム特殊効果の最初の画素12aとして利用される。有効な画素12を重複してフレーム10の1行全体を完成することができ、行を重複して、ズーム効果の垂直成分を完成することができる。
【0015】
分割スクリーン特殊効果では、フレーム10全体を、フレーム10の行j及び最後の行と、フレーム10の列n及び最後の列とによって区切られた様なスクリーンの小さい区域に縮小することができる。この特殊効果を達成するには、画素12のフレーム10全体の内の予定数の画素12毎に、1つの画素12だけを利用し、中間の作用しない画素12を無視する(即ち、画素を飛越す)。図1に示す例では、フレーム10の3つの列毎に1つ、そして3つの行毎に1つからの画素12だけを使って、縮小フレームが形成されている。
【0016】
この発明は、フレーム・メモリとして作用すると共に、上記の並びにその他の特殊効果を効率良く実施することができる様なメモリ回路を提供する。
図2はこの発明に従って構成されたメモリ回路14のブロック図である。一般的に、好ましい実施例のメモリ回路14は、262,144個の4ビット幅のワードとして構成された220、即ち、1,048,576ビットの記憶内容を持つシングル・チップ集積回路を表わす。従って、画素12の488×488フレーム(図1参照)全体のバッファ動作又は記憶に十分な量のワードが供給される。各々の画素を正確に記述するのに4ビットより多くの精度が要求される場合、追加のメモリ回路14を使って、この様な余分なビットを記憶することができる。
【0017】
メモリ回路14は一般的に直列アクセス・モードで動作するが、限られた規模で、メモリ回路14のランダムアクセスができる様にする特別の特徴を持っている。当業者であれば、直列アクセスとは、データをメモリに記憶したのと同じ順序で、データをメモリから読出さなければならない様なデータの記憶及び読取モードを指すことが理解されよう。更に、ランダムアクセスとは、そのメモリ位置に対応する一意的なアドレスを供給することにより、メモリ・アレイ内の任意の位置に書込み、読取り又はその他の形でアクセスすることができることを云う。
【0018】
具体的に云うと、メモリ回路14が直列画素データ入力16aを持ち、好ましい実施例では、これが4ビットのデータを供給する。直列画素データ入力16aが書込み直列ラッチ18aの入力ポートに結合され、書込み直列ラッチ18aの出力ポートが書込みレジスタ20aの入力ポートに結合される。書込みレジスタ20aの出力ポートがメモリ・アレイ24のデータ入力ポート22aに結合される。好ましい実施例では、メモリ・アレイ24は218、即ち、262,144個の4ビット・メモリ位置を持つダイナミック・ランダムアクセス・メモリ(DRAM)アレイである。メモリ・アレイ24のデータ出力ポート22bが読取レジスタ20bのデータ入力ポートに結合され、読取レジスタ20bのデータ出力ポートが読取直列ラッチ18bのデータ入力ポートに結合される。読取直列ラッチ18bのデータ出力ポートが直列画素データ出力16bに結合され、好ましい実施例では、これが4ビットのデータを供給する。
【0019】
直列書込みクロック端子26aが書込みアドレス発生器28a、調停及び制御回路30、及び書込み直列ラッチ18aのクロック入力に結合される。同様に、直列読取クロック端子26bが読取アドレス発生器28b、調停及び制御回路30、及び読取直列ラッチ18bのクロック入力に結合される。リフレッシュ・アドレス及びタイミング回路32の出力が調停及び制御回路30の入力に結合され、調停及び制御回路30の出力が、書込みレジスタ20aのクロック入力、読取レジスタ20bのクロック入力、メモリ・アレイ24の制御入力及びメモリ・アレイ24のアドレス入力に結合される。
【0020】
図2に示す様に、アドレス発生器28a及び28bは、好ましい実施例では、構造的に互に同様である。即ち、書込み制御データ端子34aが書込みアドレス発生器28a内のアドレス・バッファ・レジスタ36aの直列データ入力に結合される。読取制御データ端子34bが読取アドレス発生器28b内のアドレス・バッファ・レジスタ36bの直列データ入力に結合される。同様に、書込み制御ストローブ端子38aがアドレス・バッファ・レジスタ36aのクロック入力に結合され、読取制御ストローブ端子38bがアドレス・バッファ・レジスタ36bのクロック入力に結合される。アドレス・バッファ・レジスタ36aのデータ出力がアドレス・シーケンサ40aのデータ入力に結合され、アドレス・バッファ・レジスタ36bのデータ出力がアドレス・シーケンサ40bのデータ入力に結合される。
【0021】
書込みリセット端子42aがアドレス・シーケンサ40aのクリア入力に結合され、書込み転送端子44aがアドレス・シーケンサ40aのプリセット入力に結合される。読取リセット端子42bがアドレス・シーケンサ40bのクリア入力に結合され、読取転送端子44bがアドレス・シーケンサ40bのプリセット入力に結合される。端子26aがアドレス発生器28a内のアドレス・シーケンサ40aのクロック入力に結合され、端子26bがアドレス発生器28b内のアドレス・シーケンサ40bのクロック入力に結合される。アドレス・シーケンサ40aの出力(46a)がアドレス発生器28aからの出力信号を出し、調停及び制御回路30の入力に結合される。同様に、アドレス・シーケンサ40bの出力(46b)がアドレス発生器20bからの出力信号を出し、調停及び制御回路30に結合される。メモリ回路14は20ピン集積回路パッケージ内に設けることができる。
【0022】
前の述べた様に、メモリ回路14は直列アクセス・モード又は限られたランダムアクセス・モードの何れかで動作させることができる。更に、メモリ回路14に対するデータの記憶又は書込みは、メモリ回路14からのデータの読取又は供給と非同期的に行なうことができる。端子42aの書込みリセット信号を作動して、アドレス・シーケンサ40aをクリアすることより、メモリ回路14に直列に書込みをすることができる。
【0023】
その後、端子26aに直列書込みクロック信号を出しながら、データ入力16aに4ビットのデータ・ニブルを印加することにより、4ビット幅の直列データ・ストリームをメモリ回路14に記憶することができる。直列書込みクロック信号が1回出されると、書込み直列ラッチ18aが1つの4ビット・データ・ニブルを一時的に記憶し又はバッファ作用をする。書込み直列ラッチ18aが4ビット幅のシフトレジスタとして作用する。従って、データ入力16aに印加された直列画素データ・ストリームの後続の4ビット・ニブルが、この後で直列書込みクロック信号が出る時に、直列ラッチ28aにシフトして入る。
【0024】
更に、直列書込みクロック信号が出る度に、書込みアドレス発生器28aのアドレス・シーケンサ40aが、新しいランダムアクセス・アドレスを調停及び制御回路30に供給する。いい換えれば、アドレス・シーケンサ40aは、書込み直列ラッチ18aに記憶されているデータ・ストリームに対応する様なアドレスのストリームを調停及び制御回路30に供給する。
【0025】
調停及び制御回路30がアドレス発生器28a〜28bとリレッシュ・アドレス及びタイミング回路32から、アドレスを受取る。回路30がこれらの入力及び種々のタイミング信号を監視して、これらの入力に供給されたどのアドレスをメモリ・アレイ24に転送すべきであるかを決定する。調停及び制御回路30が、メモリ・アレイ24を構成するダイナミック・メモリのタイミング動作を制御する普通の論理回路を含んでいる。即ち、調停及び制御回路30がアドレス発生器28aによって発生されたアドレスをメモリ・アレイ24に送り、メモリ・アレイ24にデータを書込むことができる様にするが、メモリ・アレイ24のリフレッシュ動作又は読取アクセスの為に、遅延が起ることがある。
【0026】
従って、調停及び制御回路30は更に記憶装置を持っていて、メモリ・アレイ24に直ちにアクセスすることが阻止された時、アドレス発生器28a〜28bによって発生されたアドレスが失われない様にする。調停及び制御回路30が、直列画素データをメモリ・アレイ24に書込むことができる時を確認した時、このデータが書込み直列ラッチ18aから書込みレジスタ20aに転送され、その後メモリ・アレイ24に書込まれる。従って、書込み直列ラッチ18a及び書込みレジスタ20aを併せたものが二重バッファ方式となり、メモリ回路14に対する直列画素データの記憶に対してメモリ・アレイ24の非同期的な動作ができる様にする。
【0027】
メモリ・アレイ24からのデータの読取は、メモリ・アレイ24へのデータの記憶について上に述べたのと同様に行なわれる。即ち、アドレス発生器28bによって発生されたアドレスが、適当な時刻に調停及び制御回路30を介して転送され、メモリ・アレイ24からのデータを読取レジスタ20bに読込む。その後、このデータが読取直列ラッチ18bに転送され、このデータを、端子26bに直列読取クロック信号を印加することによって、データ出力端子16bに発生することができる様にする。直列データが出力端子16bに発生されるのは、メモリ・アレイ24の動作に対して非同期的であると共に、直列画素データをメモリ回路14に端子16aから記憶するのに対しても非同期的である。
【0028】
メモリ回路14の限られたランダムアクセスの特徴が、アドレス発生器28a〜28bによって得られる。図2に示す実施例のメモリ回路14では、書込みアドレス発生器28a及び読取アドレス発生器28bは、書込みアドレス発生器28aが書込みアドレスを発生するのに対して、読取アドレス発生器28bが読取アドレスを発生することを別とすれば、構造も動作も同一である。従って、両方のアドレス発生器28a〜28bの説明として、書込みアドレス発生器28aだけを説明する。当業者であれば、好ましい実施例は読取アドレス発生器28bが同じ様に動作することが理解されよう。
【0029】
ランダムアクセス・アドレスは、このアドレスを制御データ端子34aに遂次的に印加し、端子34aに有効データが現われる時に、端子38aに印加される制御ストローブ信号を作動することにより、アドレス・バッファ・レジスタ36aに直列にロードすることができる。この為、図2に示す実施例では、アドレス・バッファ・レジスタ36aが直列シフトレジスタを表わす。直列シフトレジスタを使うと、並列ロード形レジスタに比べて、集積回路でメモリ回路14を構成するのに必要な外部ピンの数が節約される。ランダムアクセス・アドレスがアドレス・バッファ・レジスタ36aに入力された後、端子44aに書込み転送信号を印加することにより、それをデータ・シーケンサ40aに転送することができる。
【0030】
この発明の好ましい実施例では、アドレス・シーケンサ40aはプリセット可能な2進カウンタ又はその他のプリッセト可能なシーケンス回路を表わすものであって良い。即ち、転送されたアドレスが、アドレス発生器28aによってこの後で発生される一続きのアドレスを開始する。アドレス・シーセンサ40aが2進カウンタである場合、後続のアドレスが、このプリセットされた値から開始して、インクレメント又はデクレメントする。
【0031】
メモリ・アレイ24が218個の4ビット・ワードを記憶している場合、アドレス・バッファ・レジスタ36aは18ビット・レジスタであるのが有利であり、アドレス・シーケンサ40aは18ビット・カウンタ又はその他のシーケンス回路であって良い。他方、アドレス・バッファ・レジスタ36a及びアドレス・シーケンサ40aは、例えば9ビットの様に、これより少ないビット数を持っていて良い。9ビットの場合、アドレス・バッファ・レジスタ36aから供給されるランダムアクセス・アドレスが、各々のページ又は行が2、即ち512ワードを記憶している場合、メモリ・ページ又は行の初めをアクセスすることができる。
【0032】
アドレス・バッファ・レジスタ36aを含めて、限られたランダムアクセスの特徴を持たせたことにより、ズーム特殊効果でメモリ回路14を効率良く利用することができる。例えば、直列アクセス・モードを使ってメモリ・フレーム全体をメモリ・アレイ24に書込むことにより、ズーム効果を達成することができる。図1の行i列mにある画素アドレスの様な開始の画素アドレスを読取アドレス・バッファ・レジスタ36bにロードし、アドレス・シーケンサ40bに転送することができる。フレーム10の内、フレーム全体に拡大しようとする部分の最初の行、例えば行iを、例えば行i、列nに対応する画素が出力端子16bに現われるまで、直列モード又は遂次モードでメモリ・アレイ24から読取ることができる。アドレス・バッファ・レジスタ36bからのランダムアクセス・アドレスをアドレス・シーケンサ40bに転送することにより、垂直ズーム作用を行なうのに必要な回数だけ何回でもある行を繰返すことができる。
【0033】
その後、行(i+1)及び列mにある画素に対応するアドレスをアドレス・バッファ・レジスタ36bにロードし、アドレス・シーケンサ40bに転送することができる。拡大しようとするフレームの最後の画素がメモリ・アレイ24から出力されるまで、この過程を続ける。この特徴により、ビデオ装置は、画素12a(図1に示す)の様な最初のアドレスから、メモリ回路14のアクセスを開始して、メモリ・アレイ24内に記載されている使わない画素をアクセスする必要がない。この結果、動作が早くなる。
【0034】
この発明では、別の実施例のアドレス発生器28a〜28bも考えられる。第1の別の実施例はアドレス発生器28a〜28bが図3に示されている。図3は1つのアドレス発生器28だけを示している。図3に示すアドレス発生器28は書込みアドレス発生器28a又は読取発生器28b(図2参照)の何れとしても作用し得る。
【0035】
第1の別の実施例のアドレス発生器28では、アドレス・バッファ・レジスタ36が直列でも並列でもロードすることができる。即ち、前に図2について説明した様な書込み制御データ端子34a又は読取制御データ端子34bの何れを表わすものであってもよいが、制御データ端子34が、アドレス・バッファ・レジスタ36の直列データ入力に結合される。制御ストローブ端子38がアドレス・バッファ・レジスタ36の直列クロック入力及びアドレス・オフセット・レジスタ48の直列クロック入力に結合される。アドレス・バッファ・レジスタ36の並列データ出力が加算器50の第1の入力及びアドレス・シーケンサ40のデータ入力に結合される。
【0036】
アドレス・オフセット・レジスタ46の並列データ出力が加算器50の第2の入力に結合される。加算器50の出力がアドレス・バッファ・レジスタ36の並列データ入力に結合され、転送端子44がアドレス・バッファ36の並列クロック入力とアドレス・シーケンサ40のプリセット入力とに結合される。アドレス・バッファ・レジスタ36の並列データ出力又は直列出力ビットの内の最上位ビットがアドレス・オフセット・レジスタ48の直列データ入力に結合される。直列クロック端子26がアドレス・シーケンサ40のクロック入力に結合され、リセット端子42がアドレス・シーケンサ40のクリア入力に結合される。アドレス・シーケンサ40のデータ出力がアドレス発生器の出力46に結合される。
【0037】
この別の第1の実施例では、アドレス・バッファ・レジスタ36及びアドレス・シーケンサ40は、図2のアドレス発生器28a〜28bについて上に述べた動作と同様に動作する。然し、この第1の別の実施例では、端子34に供給された制御データを使って、アドレス・バッファ・レジスタ36及びアドレス・オフセット・レジスタ48の両方にロードする。従って、制御データの余分なビットが、余分の集積回路のピンを必要とせずにメモリ回路14にロードされる。更に、アドレス・オフセット・レジスタ48からの最上位ビット又は直列出力ビット51を、読取及び書込みアドレス発生器28a及び28b(図1参照)の内の他方に対する制御データ入力に送ることができるのが有利である。更に、端子38に印加された制御ストローブ信号を図2の制御ストローブ端子38a及び38bの内の他方に送ることができる。アドレス発生器28a及び28bの間のこの2つの接続により、図2に示した構造から2つの集積回路ピンが除かれる。
【0038】
この発明の今述べた第1の別の実施例では、アドレス・オフセット・レジスタ48に入っている制御データが、アドレス・バッファ・レジスタ36に入っている現在の初期アドレスの値に加算され、新しい初期設定用のランダムアクセス・アドレスの値となる。この新しい初期設定用の値が、アドレス・シーケンサ40に現在のアドレスの値が転送された時に、アドレス・バッファ・レジスタ36にロードされる。
【0039】
更に図1について説明すると、この発明のこの第1の別の実施例は、例えばズーム特殊効果を実施する時に有利であることがある。即ち、アドレス・オフセット・レジスタ48にロードされたアドレス・オフセット値は、1つの行の列nと次の行の列mの間に発生する使わない画素の分量を表わすものであってよい。フレームの各行の終りに、端子44に転送信号を出し、次の行の列nに対応する、次に使う画素のランダムアクセス・アドレスが自動的に計算され、アドレス・バッファ・レジスタ36に記憶されて、メモリ回路14の別の一続きの遂次的なアクセスを開始する。メモリ回路14を用いるビデオ装置は、メモリ回路14の外部の部品がこのアドレスを計算する必要がないので、それ程複雑でなくなる。
【0040】
図2に示したアドレス発生器28a〜28bの別の第2の実施例が図4に示されている。図4の実施例は、ランダムアクセス・アドレスを並列の形でアドレス・バッファ・レジスタ36にロードすることができることを示しており、これは普通のマイクロプロセッサ集積回路との両立性が一層良いことがある。然し、この実施例を構成するのに必要な集積回路ピンの数が、図2及び図3について説明した実施例よりも増加する。
【0041】
更に、図4は、アドレス・バッファ・レジスタ36の他に、交代的なアドレス・バッファ・レジスタ52を含むことを示している。具体的に云うと、制御データ端子34は8ビットのマイクロプロセッサ・データ・バスに供給するのが有利であり、このバスがアドレス・バッファ・レジスタ36の個別の8ビット部分54a、54b、54cのデータ入力に結合される。更に、制御データ端子34が交代的なアドレス・バッファ・レジスタ52の個別の8ビット部分56a、56b、56cのデータ入力に結合される。個別の部分54a乃至54cのデータ出力を併せたものが24ビット・バスを構成し、それがマルチプレクサ58の第1のデータ入力に結合される。
【0042】
同様に、個別の部分56a乃至56cのデータ出力が24ビット・バスを構成し、それがマルチプレクサ58の第2のデータ入力に結合される。マルチプレクサ58のデータ出力が、この第2の別の実施例でアドレス・シーケンサ40として作用する2進カウンタのデータ入力に結合される。勿論、当業者であれば、アドレス・バッファ・レジスタ36及び交代的なアドレス・バッファ・レジスタ52に含まれるサブレジスタの数、及び上に述べたバス内のビット数が、特定の用途の条件に従って大幅に変えられることは明らかであろう。
【0043】
更にマイクロプロセッサ・アドレス入力端子60a、60b、60cがデコーダ62のアドレス入力に結合され、アドレス入力端子60dがデコーダ62の不能入力に結合される。前に述べた制御ストローブ端子38がデコーダ62の不能入力に結合される。デコーダ62の出力01〜06がアドレス・バッファ・レジスタの個別の部分54a−54cのクロック入力と、交代的なアドレス・バッファ・レジスタの個別の部分56a−56cのクロック入力とに夫々結合される。デコーダ62の出力07がフリップフロップ64のクロック入力に結合される。
【0044】
このフリップフロップは、クロック入力が作動された時、トグルする様に構成されている。フリップフロップ64の出力がマルチプレクサ58の選択入力に結合される。デコーダ62の出力08が2進カウンタ40のプリセット入力に結合される。直列クロック26が2進カウンタ40のクロック入力に結合され、リセット端子42がフリップフロップ64のクリア入力及び2進カウンタ40のクリア入力に結合される。2進カウンタ40の出力がアドレス発生器28の出力46に結合される。
【0045】
この別の2番目の実施例のアドレス発生器28では、1つの初期設定用のランダムアクセス・アドレスをアドレス・レジスタ36に記憶することができ、交代的な初期設定用のランダムアクセス・アドレスが交代的なアドレス・バッファ・レジスタ52に記憶される。マイクロプロセッサ(図面に示していない)が、端子60a−60cに印加された信号によって特定されたアドレスに、普通のメモリ動作又はI/O書込み動作を通じて、これらのアドレスをメモリ回路14に記憶することができる。端子60dに印加されたアドレス入力ビットが書込みアドレス発生器28aと読取アドレス発生器28b(図1参照)の区別をすることができるのは有利である。
【0046】
リセット端子42に作動信号を印加することにより、フリップフロップ64及び2進カウンタ40はクリア状態に初期設定することができる。この点で、アドレス発生器28は前に図2について説明したのと大体同じ様に動作する。然し、交代的なアドレス・バッファ52に記憶された交代的なランダムアクセス・アドレスが選択的に2進カウンタ40をプリセットすることができる。フリップフロップ54のトグル動作を行なわせるマイクロプロッサ書込み動作と、その後に続く、2進カウンタ40にデータを転送するマイクロプロッサ書込み動作とにより、2進カウンタ40に交代的なランダムアクセス・アドレスがプリセットされる。フリップフロップ64は、デコーダ62の出力07を作動するアドレスへの書込み動作を行なうことによってトグル動作を行なわせることができる。デコーダ62の出力08を作動するアドレスに対する書込みにより、アドレス・バッファ・レジスタ36、52の選ばれた一方からの転送動作が行なわれる。
【0047】
交代的なアドレス・バッファ・レジスタ52は、データ・フレーム内の或る線のバッファ動作を効率良く行なう為に、ビデオ装置によって有利に使うことができる。好ましい実施例のメモリ回路14が、218、即ち、262,144個の画素を収容するのに十分な規模のメモリを持っているから、メモリ回路14は、例えば480個の画素の列と480の画素の行とを持つ1つのデータ・フレームを記憶するのに使った時、使われていないメモリ位置を持っている。従って、メモリのこの使われていない部分にあるランダムアクセス・アドレスを交代的なアドレス・バッファ・レジスタ52にロードすることができる。この交代的なアドレスの値を2進カウンタ40に転送し、その後この線の画素を逐次的にメモリ回路14の他には使われていない部分に記憶することにより、あるフレームの1本の線を効率良くメモリ回路14に記憶することができる。
【0048】
更に、この発明ではアドレス・シーケンサ40のこの他の実施例も考えられる。図4に示す様に、アドレス・シーケンサ40は普通のプリセット可能な、クリア可能な2進カウンタを表わすものであって良い。こう云う回路は周知であって、ここで詳しく説明する必要がない。然し、この代わりに、アドレス・シーケンサ40が、1の値とは異なっていて良い様な可変のステップの値だけインクレメント又はデクレメントする回路を表わすものであって良い。こう云う回路が図5に示されている。
【0049】
即ち、図5では、アドレス・シーケンサのデータ入力がマルチプレクサ66の第1の入力に結合され、アドレス・シーケンサのプリセット端子がマルチプレクサ66の選択入力に結合される。マルチプレクサ66の出力がレジスタ68のデータ入力に結合され、アドレス・シーケンサ40のクロック入力がレジスタ68のクロック入力に結合される。同様に、リセット端子42がレジスタ68のクリア入力に結合される。レジスタ68のデータ出力がアドレス・シーケンサ40のデータ出力になり、更に加算器70の第1の入力に結合される。加算器70の出力がマルチプレクサ66の第2の入力に結合される。前に図2乃至図4について説明した制御データ端子34が、レジスタ72のデータ入力に結合される。更に、前に図2乃至図4について説明した制御ストローブ端子38が、レジスタ72のクロック入力に結合される。レジスタ72のデータ出力が加算器70の第2の入力に結合される。
【0050】
図5に示した実施例のアドレス・シーケンサ40では、レジスタ72は、図2乃至図4について前に述べた様に並列又は直列ロード形レジスタの何れであっても良い。更に、レジスタ72が直列ロード形レジスタである場合、レジスタ72は、前に図3について説明した様に、直列ロード形レジスタの長いチェーンの中に沢山結合されたものの内の1つのレジスタであって良い。レジスタ72にロードされるデータは、アドレス・シーケンサ40がアドレス発生器28の出力46に相次ぐアドレスを発生する時のインクレメント・ステップを表わすものである。
【0051】
アドレス・シーケンサ40の現在の出力が、加算器70で、このステップのインクレメントの値に加算され、マルチプレクサ66を介してレジスタ68に戻される。従って、アドレス・シーケンサ40によって発生されるこの後のアドレスは、前のアドレスに、レジスタ72に入っているアドレス・ステップ・インクレメントを加えたものに等しい。このアドレス・ステップ・インクレメントは1の値に等しくする必要がなく、任意の正又は負の値に等しくして良い。更に、レジスタ72、加算器70、マルチプレクサ66及びレジスタ68を互いに結合するバスに入るビット数が、アドレス・シーケンサ40の出力に出るビット数より大きい場合、この後のアドレスは、ステップの端数だけインクレメントすることができる。
【0052】
プリセット端子に作動信号を印加し、データ入力端子にデータを供給し、アドレス・シーケンサ40のクロック信号を出すことにより、アドレス・シーケンサ40はランダムアクセス・アドレスをプリセットし、又はそれで初期設定することができる。即ち、この初期設定用のランダムアクセスの値が、レジスタ68に直接的にロードされる。更に、クリア入力端子にリセット信号を印加することにより、アドレス・シーケンサ40をクリア又はリセットすることができる。
【0053】
更に、図1について云うと、図5に示すアドレス・シーケンサ40は、図1の右下部分に示す様に、フレーム全体をビデオ・スクリーンの小さな一部分にだけ表示する様な分割スクリーン特殊効果を実施する時に役立つ。この特殊効果では、メモリ回路14にフレーム10の悉くの画素12が記憶されている場合、縮小スクリーンを構成する時は、予定数の記憶画素の群毎に、1つの画素だけが作用する。図5に示すアドレス・シーケンサ40は、使わない画素アドレスを省略する様な一続きのアドレスを供給することにより、メモリ回路14が有効な画素だけを供給することができる様にする。
【0054】
要約すれば、この発明はビデオ装置が特殊効果を効率良く実施することができる様なメモリ回路を提供した。具体的に云うと、種々の限られたランダムアクセスの特徴を取入れたことにより、メモリ回路14が、所定の特殊効果に対する有効な画素だけを記憶並びに/又は供給し、使わない画素を記憶又は供給しない様にすることができる。従って、有効な画素は、従来のフレーム・メモリ回路を使った場合よりも、一層速くメモリ回路14から再生することができる。
【0055】
以上述べたことはこの発明を例示する為に、好ましい実施例を用いている。然し、当業者であれば、この発明の範囲内でこれらの実施例に種々の変更を加えることができることが理解されよう。例えば、読取アドレス発生器28bは書込みアドレス発生器28aと全く同じである必要はない。更に、図3乃至図5に示した実施例は別の実施例であると上に述べたが、これは当業者が、これらの実施例の2つ以上の考えを1つのフレーム・メモリ回路14に組合わせることを妨げるものではない。
【0056】
更に、当業者であれば、フレーム・メモリ回路14に追加のアドレス処理能力を組込むことができることを理解されよう。この様な追加のアドレス処理能力としては、フレームの線の終りを示す信号、フレームの終りを示す信号、線の終り及びフレームの終り信号が発生した時、アドレス・シーケンサにランダムアクセス・アドレスを自動的に転送することを含めることができる。更に、この発明を理解する助けとして、具体的なフレーム及びメモリ・アレイの寸法を前に述べたが、この発明が任意の特定の寸法に制限されないことを承知されたい。当業者に明らかなこの様な全ての変更が、この発明の範囲内に含まれることを承知されたい。
【0057】
以上の説明に関連して、更に下記の項を開示する。
(1) 直列アクセス及びランダム・アクセスの両方ができる様にした、データ・ストリームを記憶して供給するメモリ回路に於いて、アドレス入力及びデータ・ポートを持つランダムアクセス・メモリ・アレイと、該メモリ・アレイのデータ・ポートに結合されたデータ・ポートを持っていて、該メモリ・アレイの動作をデータ・ストリームと同期させるデータ・バッファと、データ入力を持つと共に、前記メモリ・アレイのアドレス入力に結合された出力を持っていて、前記メモリ・アレイに相次いで印加すべき一続きのメモリ・アドレスを発生するアドレス・シーケンサと、該アドレス・シーケンサのデータ入力に結合された出力を持っていて、前記アドレス・シーケンサによって発生される前記一続きのメモリ・アドレスを初期設定するランダムアクセス・アドレスを供給するアドレス・バッファ・レジスタとを有するメモリ回路。
【0058】
(2) (1)項に記載したメモリ回路に於いて、アドレス・バッファ・レジスタが直列ロード形シフトレジスタであるメモリ回路。
【0059】
(3) (1)項に記載したメモリ回路に於いて、更にアドレス・シーケンサに結合されていて、アドレス・バッファ・レジスタに入っているデータをアドレス・シーケンサに転送させる信号を受取る様になっている端子を有するメモリ回路。
【0060】
(4) (1)項に記載したメモリ回路に於いて、メモリ・アレイ、データ・バッファ、アドレス・シーケンサ及びアドレス・バッファ・レジスタが1つの集積回路に入っているメモリ回路。
【0061】
(5) (1)項に記載したメモリ回路に於いて、アドレス・シーケンサが2進カウンタであって、データ入力がアドレス・バッファ・レジスタの出力に結合され、出力がメモリ・アレイのアドレス入力に結合されているメモリ回路。
【0062】
(6) (1)項に記載したメモリ回路に於いて、アドレス・シーケンサが、アドレス・シーケンサのデータ入力として作用する節に結合されたデータ入力、及びアドレス・シーケンサの出力として作用する出力を持つ第1のレジスタと、出力を持っていて、インクレメント・ステップの値を記憶する第2のレジスタと、第1の入力が前記第1のレジスタの出力に結合され、第2の入力が前記第2のレジスタ出力に結合され、出力が前記第1のレジスタのデータ入力に結合されている加算器とで構成されているメモリ回路。
【0063】
(7) (1)項に記載したメモリ回路に於いて、データ・バッファがメモリ・アレイの動作を、該メモリ・アレイに記憶されるデータ・ストリームと同期させ、アドレス・シーケンサが、記憶されるデータ・ストリームをメモリ・アレイに書込むメモリ・アドレスを発生し、更にメモリ回路が、前記メモリ・アレイのデータ・ポートに結合されたデータ・ポートを持っていて、メモリ・アレイの動作をメモリ回路から供給されるデータ・ストリームに同期させる第2のデータ・バッファと、メモリ・アレイのアドレス入力に結合された出力及びデータ入力を持っていて、メモリ・アレイから供給されるデータ・ストリームを読取る為に、メモリ・アレイに印加すべき一続きのメモリ・アドレスを発生する第2のアドレス・シーケンサと、第2のアドレス発生器のデータ入力に結合された出力を持っていて、第2のアドレス・シーケンサによって発生される一続きのメモリ・アドレスの初期設定をするランダムアクセス・アドレスを供給する第2のアドレス・バッファ・レジスタとを有するメモリ回路。
【0064】
(8) (1)項に記載したメモリ回路に於いて、更に、出力を持っていて、アドレス・オフセット・データを記憶するアドレス・オフセット・レジスタと、アドレス・バッファ・レジスタの出力に結合された第1の入力、アドレス・オフセット・レジスタの出力に結合された第2の入力、及びアドレス・バッファ・レジスタのデータ入力に結合された出力を持っていて、それまでのランダムアクセス・アドレスと、前記アドレス・オフセット・データとの和を表わすランダムアクセス・アドレスを発生する加算器とを有するメモリ回路。
【0065】
(9) (1)項に記載したメモリ回路に於いて、アドレス・シーケンサのデータ入力に結合された出力を持つ交代的なアドレス・バッファ・レジスタを有し、アドレス・シーケンサによって発生される交代的な一続きのメモリ・アドレスの初期設定をする交代的なランダムアクセス・アドレスを発生するメモリ回路。
【0066】
(10) 直列アクセス及び限られたランダムアクセスができる様になっていて、データ・ストリームを記憶並びに供給する集積メモリ回路に於いて、アドレス入力、データ入力ポート及びデータ出力ポートを持つランダムアクセス・メモリ・アレイと、該メモリ・アレイのデータ入力ポートに結合されたデータ・ポートを持っていて、メモリ・アレイの動作を記憶されるデータ・ストリームと同期させる第1のデータ・バッファと、メモリ・アレイのデータ出力ポートに結合されたデータ・ポートを持っていて、メモリ・アレイの動作を供給されるデータ・ストリームと同期させる第2のデータ・バッファと、第1のアドレス発生器が、メモリ・アレイに記憶されるデータ・ストリームを書込む為に使われるアドレスを発生し、第2のアドレス発生器がメモリ・アレイから供給されるデータ・ストリームを読取る為に使われるアドレスを発生する様な第1及び第2のアドレス発生器とを有し、該第1及び第2のアドレス発生器の各々は、メモリ・アレイのアドレス入力に結合された出力及びデータ入力を持っていて、メモリ・アレイに印加されるメモリ・アドレスを計数する2進カウンタ、及び該2進カウンタのデータ入力に結合された出力を持っていて、2進カウンタのカウントを開始させる初期ランダムアクセス・メモリ・アドレスを供給する直列ロード形アドレス・バッファ・レジスタで構成されている集積メモリ回路。
【0067】
(11) (10)項に記載した集積メモリ回路に於いて、前記第1及び第2のアドレス発生器の各々が、更に、出力を持っていて、アドレス・オフセット・データを記憶するアドレス・オフセット・レジスタと、第1の入力がアドレス・バッファ・レジスタの出力に結合され、第2の入力がアドレス・オフセット・レジスタの出力に結合され、出力がアドレス・バッファ・レジスタのデータ入力に結合されていて、それまでのランダムアクセス・アドレスとアドレス・オフセット・データの和をアドレス・バッファ・レジスタに供給する加算器とを有する集積メモリ回路。
【0068】
(12) (10)項に記載した集積メモリ回路に於いて、第1及び第2のアドレス発生器の各々が、2進カウンタのデータ入力に結合された出力を持っていて、2進カウンタが計数する交代的な初期ランダムアクセス・メモリ・アドレスを供給する交代的なアドレス・バッファ・レジスタを有する集積メモリ回路。
【0069】
(13) ランダムアクセス・メモリ・アレイを用いてデータ・メモリを記憶及び供給する方法に於いて、前記メモリ・アレイの動作に対して非同期的に記憶され且つ供給されるデータ・ストリームが発生する様に、データ・ストリームをメモリ・アレイに、並びにデータ・ストリームをメモリ・アレイからバッファ作用によって出し入れし、ランダムアクセス・アドレスを発生し、該ランダムアクセス・アドレスによって初期設定された一続きのアドレスを発生し、該アドレスがランダムアクセス・メモリ・アレイに相次いで印加される工程を含む方法。
【0070】
(14) (13)項に記載した方法に於いて、ランダムアクセス・アドレスを発生する工程が、レジスタにランダムアクセス・アドレスを直列ロードする工程を含む方法。
【0071】
(15) (13)項に記載した方法に於いて、一続きを発生する工程が、ランダムアクセス・メモリ・アレイに相次いで印加されるアドレスを発生する為に、データ・ストリーム内の相次ぐデータ項目を計数する工程を含む方法。
【0072】
(16) (13)項に記載した方法に於いて、一続きを発生する工程が、アレイに記憶されるデータ・ストリームを書込む為のアドレスを発生し、更に、メモリ・アレイから供給するデータ・ストリームを読取る為にランダムアクセス・メモリ・アレイに相次いで印加される2番目の一続きのアドレスを発生し、該2番目の一続きを発生する工程に、相次いで印加される一続きのアドレスの初期設定をするランダムアクセス・アドレスを供給する工程を含む方法。
【0073】
(17) (13)項に記載した方法に於いて、アドレス・オフセット値を供給し、該アドレス・オフセット値をランダムアクセス・アドレスに加算して第2のランダムアクセス・アドレスを発生する工程を含む方法。
【0074】
(18) (13)項に記載した方法に於いて、前記一続きを発生する工程に対し、相次いで印加される2番面の一続きのアドレスの初期設定をする第2のランダムアクセス・アドレスを供給する工程を含む方法。
【0075】
(19) (13)項に記載した方法に於いて、一続きを発生する工程が、インクレメント・ステップ値を供給し、該インクレメント・ステップ値を、前記一続きのアドレスからの現在のアドレスと加算して、前記一続きのアドレス中の次のアドレスを発生する工程を含む方法。
【0076】
(20) メモリ回路14がビデオ・フレーム・メモリとして作用することができる様に特に構成された特徴を持つメモリ回路14を説明した。メモリ回路14は、ダイナミック・ランダムアクセス・メモリ・アレイ24を持ち、その入力及び出力データ・ポート22にバッファ18,20があって、メモリ・アレイ24に対する非同期的な読取、書込み及びリフレッシュのアクセスができる様にする。メモリ回路14は直列にも、ランダムにもアクセスされる。アドレス発生器28がアドレス・バッファ・レジスタ36を持っていて、これがランダムアクセス・アドレスに記憶すると共に、アドレス・シーケンサ40を持ち、これがメモリ・アレイ24に対するアドレスのストリームを供給する。アドレスのストリームに対する初期アドレスは、アドレス・バッファ・レジスタ36に記憶されているランダムアクセス・アドレスである。
【図面の簡単な説明】
【図1】この発明を使うことができるビデオ表示スクリーンのフレームを示す略図である。
【図2】この発明に従って構成されたメモリ回路のブロック図である。
【図3】この発明による第1の別の実施例のメモリ回路のアドレス発生器の部分のブロック図である。
【図4】この発明の第2の別の実施例のメモリ回路のアドレス発生器の部分のブロック図である。
【図5】この発明によるメモリ回路のアドレス発生器の部分で利用するアドレス・シーケンサのブロック図である。
【符号の説明】
16a データ入力
18a 直列ラッチ
20a レジスタ
24 メモリ・アレイ
36a アドレス・バッファ・レジスタ
40a アドレス・シーケンサ

Claims (11)

  1. ダイナミックランダムアクセスメモリデバイスであって、
    A.シングルチップ集積回路と、
    B.該チップ上に形成されたダイナミックランダムアクセスメモリアレイであって、該アレイは、並列データ信号を前記アレイに運ぶ複数のアレイ・データリードと、並列アドレス信号を前記アレイに運ぶ複数の並列アレイ・アドレスリードと、を含み、1つのデータ信号は1つのデータビットを表し、1つのアドレス信号は1つのアドレスビットを表し、前記アレイは、複数のアドレス可能な位置に構成されていて、各位置が複数のデータビットからなる1つのデータ語を含み、かつ各位置が、前記アレイ・データリードからのデータビットの1つの語を各アドレスされた位置に書き込むため前記アドレス信号によりランダムにアドレス可能である、前記ダイナミックランダムアクセスメモリアレイと、
    C.前記チップ上に形成されており、クロック信号を受けるクロック信号端子および制御信号を受け取る制御信号端子と
    D.前記チップ上に形成されたアドレス発生器であって、該アドレス発生器は、前記チップの外部からの並列アドレス信号を受け取る所定数のアドレス端子を含み、前記並列アドレス信号は前記制御信号端子に印加される制御信号に応答して受け取られ、前記並列アドレス信号は前記アレイ内のランダムな位置のアドレスを示し、前記アドレス発生器は、前記所定数のアドレス端子の数に等しいアドレスビットを各々ラッチするレジスタを含む、前記アドレス発生器と、
    E.前記レジスタと前記アレイ・アドレスリードとの間に結合され、かつ前記クロック信号端子に結合されたアドレスシーケンサであって、該アドレスシーケンサは、前記レジスタからのアドレス信号を受け、前記アレイ内のアドレス可能な位置をアクセスするために前記アレイ・アドレスリードにアドレス信号を供給し、前記レジスタから受けた前記アレイ内のランダムな位置のアドレスから開始するアドレスを通して連続したアドレスを発生する、前記アドレスシーケンサと、
    F.前記チップ上に形成されており、かつ前記アレイ・データリードおよび前記クロック信号端子と接続するデータポートであって、並列データ信号を前記クロック信号と同期して受ける複数のデータ端子であって、各組の並列データ信号は1つのデータ語を表す、前記複数のデータ端子と、前記データ端子と前記アレイ・データリードとの間に直列に接続された書き込み直列ラッチであって、該書き込み直列ラッチは、前記クロック信号と同期して前記データ端子で受けた前記データ語信号を直列にラッチし、該受け取られたデータ信号を前記アレイ・データリードに搬送し、前記受け取られたアドレス信号によって示されるランダムな位置にデータ信号を書き込む、前記書き込み直列ラッチと、を含む、前記のデータポートと、
    G.前記所定数のアドレス端子と前記アドレスシーケンサとに接続された制御データバッファであって、前記アドレスシーケンサから発生される前記アドレスを制御するため前記アドレス端子からアドレス制御データ信号を受ける、前記制御データバッファと、から成るダイナミックランダムアクセスメモリデバイス。
  2. 前記制御データバッファは、アドレス発生器で受け取られたアドレスに加えられるべきアドレスオフセット値を受け取るアドレスオフセットバッファを含む、請求項1記載のメモリデバイス。
  3. 前記制御データバッファは、アドレスシーケンサから次のアドレスを得るためアドレスシーケンサによって生成された前のアドレスに加えられるべき増加ステップ値を受け取るレジスタを含む請求項1記載のメモリデバイス。
  4. ダイナミックランダムアクセスメモリデバイスであって、
    A.シングルチップ集積回路と、
    B.該チップ上に形成されたダイナミックランダムアクセスメモリアレイであって、該アレイは、並列データ信号を前記アレイとの間で運ぶ複数のアレイ・データリードと、並列アドレス信号を前記アレイに運ぶ複数の並列アレイ・アドレスリードとを含み、1つのデータ信号は1つのデータビットを表し、1つのアドレス信号は1つのアドレスビットを表し、前記アレイは、複数のアドレス可能な位置に構成されていて、各位置が複数のデータビットからなる1つのデータ語を含み、かつ各位置が、前記アレイ・データリードからのデータビットの1つの語を各アドレスされた位置に読み書きするため前記アドレス信号によりランダムにアドレス可能である、前記ダイナミックランダムアクセスメモリアレイと、
    C.前記チップ上に形成されており、第1のクロック信号を受ける第1のクロック信号端子と、
    D.前記チップ上に形成されており、第2のクロック信号を受ける第2のクロック信号端子と、
    E.前記チップ上に形成されたアドレス発生器であって、該アドレス発生器は、前記チップの外部からの並列アドレス信号を受け取る所定数のアドレス端子を含み、前記並列アドレス信号は前記第1または第2のクロック信号端子が第1または第2のクロック信号を受け取る間に受け取られ、前記アドレス端子は前記アレイ・アドレスリードに結合されており、前記並列アドレス信号は前記アレイ内のランダムな位置のアドレスを示す、前記アドレス発生器と、
    F.前記チップ上に形成されており並列データ信号を送受する複数のデータ端子であって、各組の並列データ信号は1つのデータ語を表す、前記複数のデータ端子と、
    G.前記チップ上に形成されており、かつ前記複数のデータ端子を前記アレイ・データリードに結合する入力データポートであって、前記アドレス信号が示すランダムな位置で前記アレイに前記データ信号を書き込むため、前記第1のクロック信号と同期して前記並列データ信号を受け取る、前記入力データポートと、
    H.前記チップ上に形成されており、かつ前記アレイ・データリードを前記複数のデータ端子に結合する出力データポートであって、前記アドレス信号が示すランダムな位置で前記アレイから前記データ信号を読み出すため、前記第2のクロック信号と同期して前記並列データ信号を送る、前記出力データポートと、から成るダイナミックランダムアクセスメモリデバイス

    【請求項5】データ転送システムであって、
    A.アドレス発生器を含むプロセッサであって、前記アドレス発生器は、並列アドレス信号を該プロセッサの外部に送る所定数のアドレス端子を含み、前記並列アドレス信号は、メモリ内のランダムな位置のアドレスを示す、前記プロセッサと、
    B.ダイナミックランダムアクセスメモリデバイスと、を備え、前記ダイナミックランダムアクセスメモリデバイスは、
    (ア)シングルチップ集積回路と、
    (イ)該チップ上に形成されたダイナミックランダムアクセスメモリアレイであって、該アレイは、並列データ信号を前記アレイに運ぶ複数のアレイ・データリードと、並列アドレス信号を前記アレイに運ぶ複数のアレイ・アドレスリードとを含み、1つのデータ信号は1つのデータビットを表し、1つのアドレス信号は1つのアドレスビットを表し、前記アレイは、複数のアドレス可能な位置に構成されていて、各位置が複数のデータビットからなる1つのデータ語を含み、かつ各位置が、前記アレイ・データリードからのデータビットの1つの語を各アドレスされた位置に書き込むため前記アドレス信号によりランダムにアドレス可能である、前記ダイナミックランダムアクセスメモリアレイと、
    (ウ)前記チップ上に形成されており、クロック信号を受けるクロック信号端子および制御信号を受け取る制御信号端子と、
    (エ)前記チップ上に形成されたアドレス発生器であって、該アドレス発生器は、前記プロセッサの前記所定数のアドレス端子に結合されており、かつ前記プロセッサから並列アドレス信号を受け取る所定数のアドレス端子を含み、前記並列アドレス信号は前記制御信号端子が制御信号を受け取るときに受け取られ、前記並列アドレス信号は前記アレイ内のランダムな位置のアドレスを示し、前記アドレス発生器は、前記所定数のアドレス端子の数に等しいアドレスビットを各々ラッチするレジスタを含む、前記アドレス発生器と、
    (オ)前記レジスタと前記アレイ・アドレスリードとの間に結合され、かつ前記クロック信号端子に結合されたアドレスシーケンサであって、該アドレスシーケンサは、前記レジスタからのアドレス信号を受け、前記アレイ内のアドレス可能な位置をアクセスするために前記アレイ・アドレスリードにアドレス信号を供給し、前記レジスタから受けた前記アレイ内のランダムな位置のアドレスから開始するアドレスを通して連続したアドレスを発生する、前記アドレスシーケンサと、
    (カ)前記チップ上に形成されており、かつ前記アレイ・データリードおよび前記クロック信号端子と接続するデータポートであって、
    a.並列データ信号を前記クロック信号と同期して受ける複数のデータ端子であって、各組の並列データ信号は1つのデータ語を表す、前記複数のデータ端子と、
    b.前記データ端子と前記アレイ・データリードとの間に直列に接続された書き込み直列ラッチであって、該書き込み直列ラッチは、前記クロック信号と同期して前記データ端子で受けた前記データ語信号を直列にラッチし、該受け取られたデータ信号を前記アレイ・データリードに搬送し、前記受け取られたアドレス信号によって示されるランダムな位置にデータ信号を書き込む、前記書き込み直列ラッチと、を含む、前記のデータポートと、から成るデータ転送システム。
  5. データシステムであって、
    A.ダイナミックランダムアクセスメモリデバイスであって、
    (ア)シングルチップ集積回路と、
    (イ)該チップ上に形成されたダイナミックランダムアクセスメモリアレイであって、該アレイは、並列データ信号を前記アレイに運ぶ複数のアレイ・データリードと、並列アドレス信号を前記アレイに運ぶ複数の並列アレイ・アドレスリードとを含み、1つのデータ信号は1つのデータビットを表し、1つのアドレス信号は1つのアドレスビットを表し、前記アレイは、複数のアドレス可能な位置に構成されていて、各位置が複数のデータビットからなる1つのデータ語を含み、かつ各位置が、前記アレイ・データリードからのデータビットの1つの語を各アドレスされた位置に書き込むため前記アドレス信号によりランダムにアドレス可能である、前記ダイナミックランダムアクセスメモリアレイと、
    (ウ)前記チップ上に形成されており、クロック信号を受けるクロック信号端子と、
    (エ)前記チップ上に形成されたアドレス発生器であって、該アドレス発生器は、前記チップの外部からの並列アドレス信号を受け取る所定数のアドレス端子を含み、前記並列アドレス信号は、前記クロック信号端子がクロック信号を受け取るときに受け取られ、前記並列アドレス信号は前記アレイ内のランダムな位置のアドレスを示す、前記アドレス発生器と、
    (オ)前記アドレス発生器と前記アレイ・アドレスリードとの間に結合され、かつ前記クロック信号端子に結合されたアドレスシーケンサであって、該アドレスシーケンサは、前記アドレス発生器からのアドレス信号を受け、前記アレイ内のアドレス可能な位置をアクセスするために前記アレイ・アドレスリードにアドレス信号を供給し、前記アドレス発生器から受けた前記アレイ内のランダムな位置のアドレスから開始するアドレスを通して連続してアドレスを発生する、前記アドレスシーケンサと、
    (カ)前記チップ上に形成されており、かつ前記アレイ・データリードおよび前記クロック信号端子と接続するデータポートであって、
    a.並列データ信号を前記クロック信号と同期して受ける複数のデータ端子であって、各組の並列データ信号は1つのデータ語を表す、前記複数のデータ端子と、
    b.前記データ端子と前記アレイ・データリードとの間に直列に接続された書き込み直列ラッチであって、該書き込み直列ラッチは、前記クロック信号と同期して前記データ端子で受けた前記データ語信号を直列にラッチし、該受け取られたデータ信号を前記アレイ・データリードに搬送し、前記受け取られたアドレス信号によって示されるランダムな位置にデータ信号を書き込む、前記書き込み直列ラッチとを含む、前記のデータポートと、
    (キ)前記所定数のアドレス端子と前記アドレスシーケンサとに接続された制御データバッファであって、前記アドレスシーケンサから発生される前記アドレスを制御するため前記アドレス端子からアドレス制御データ信号を受け取る、前記制御データバッファと、を含む、前記ダイナミックランダムアクセスメモリデバイスと、
    B.アドレス発生器を含むプロセッサであって、前記アドレス発生器は、並列アドレス信号を該プロセッサの外部に送る所定数のアドレス端子を含み、前記並列アドレス信号は、メモリ内のランダムな位置のアドレスを示し、前記プロセッサは、前記アドレスシーケンサから発生される前記アドレスを制御するためのアドレス制御データ信号を前記メモリデバイスのアドレス端子に送る、前記プロセッサと、から成るデータシステム。
  6. データを転送する転送システムであって、
    A.メモリデバイスであって、
    複数のアドレス可能な位置の各々に1つのデータ語を記憶するランダムアクセスメモリアレイと、
    クロック信号を受け取るクロック信号端子と、
    前記データを導く多数のデータ端子を有し、かつ前記クロック信号端子からのクロック信号に結合されたデータポートであって、前記データ端子は、データバッファに結合して、前記データが前記メモリアレイの動作とは非同期で前記クロック信号とは同期して発生するようにし、前記データバッファは前記データを前記メモリアレイに結合する、前記データポートと、
    iii. 前記多数のデータ端子よりも少ない数の多数のアドレス端子を有するアドレス発生器であって、前記多数のアドレス端子は、最初のランダムアクセスアドレスを含むアドレス制御データを受け取るアドレスシーケンサに結合し、前記アドレスシーケンサは、前記メモリアレイとの間でデータを転送するため、前記最初のランダムアクセスアドレスで始まる一連のアドレスを前記メモリアレイに結合する、前記アドレス発生器と、を含む前記メモリデバイスと、
    B.前記アドレス制御データを前記メモリデバイスに供給するプロセッサと、
    C.前記多数のアドレス端子と等しい数の多数の導体であって、前記プロセッサからの前記アドレス制御データを前記メモリデバイスに結合し、かつ前記アドレス端子に接続した、前記多数の導体と、
    から成る転送システム。
  7. アドレス発生器は、アドレスシーケンサが一連のアドレスをメモリアレイに結合する間に、新しい開始ランダムアクセスアドレスの形態でアドレス制御データを受け取る別のアドレスバッファレジスタを有する、請求項7記載のシステム。
  8. アドレス発生器は、アドレスシーケンサが一連のアドレスをメモリアレイに結合する間に、一連のアドレス生成するアドレスオフセットステップの形態でアドレス制御データを受け取るアドレスオフセットレジスタを有する、請求項7記載のシステム。
  9. チップ上に形成されたダイナミックランダムアクセスメモリアレイにデータを同期して書き込みを行う方法であって、該アレイは、並列データ信号を前記アレイに運ぶ複数のアレイ・データリードと、並列アドレス信号を前記アレイに運ぶ複数の並列アレイ・アドレスリードとを含み、1つのデータ信号は1つのデータビットを表し、1つのアドレス信号は1つのアドレスビットを表し、前記アレイは、複数のアドレス可能な位置に構成されていて、各位置が複数のデータビットからなる1つのデータ語を含み、かつ各位置が、前記アレイ・データリードからのデータビットの1つの語を各アドレスされた位置に書き込むため前記アドレス信号によりランダムにアドレス可能である、前記書き込み方法において、
    A.クロック信号を前記チップに与えるステップと、
    B.前記チップ上のアドレス端子に対し、並列アドレス信号を前記クロック信号をチップに与えるときに与えて、前記アレイ内のランダムな1つの位置をアドレスするステップと、
    C.各グループの並列アドレス信号を、これらが前記チップに与えられたときにラッチするステップと、
    D.前記並列データ信号を前記クロック信号と同期して前記データ端子に与えるステップであって、各組の並列データ信号は1つのデータ語を表す、前記ステップと、
    E.前記並列データ信号を前記アレイデータリードの運ぶステップと、
    F.前記アレイ内のランダムな位置をアドレスする前記ラッチされたアドレス信号から始まるアドレス信号のシーケンスを発生するステップと、
    G.前記アドレス信号シーケンスを前記アレイアドレスリードに与えて、前記データ信号が書き込まれるべき前記アレイ内の位置をアドレスするステップと、を有する書き込み方法。
  10. ダイナミックランダムアクセスメモリアレイに対する書き込みを制御する書き込み制御方法であって、該アレイは、チップ上に形成されており、並列データ信号を前記アレイに運ぶ複数のアレイ・データリードと、並列アドレス信号を前記アレイに運ぶ複数の並列アレイ・アドレスリードとを含み、1つのデータ信号は1つのデータビットを表し、1つのアドレス信号は1つのアドレスビットを表し、前記アレイは、複数のアドレス可能な位置に構成されていて、各位置が複数のデータビットからなる1つのデータ語を含み、かつ各位置が、前記アレイ・データリードからのデータビットの1つの語を各アドレスされた位置に書き込むため前記アドレス信号によりランダムにアドレス可能である、前記書き込み制御方法において、
    A.クロック信号を前記チップに与えるステップと、
    B.前記チップ上のアドレス端子に対し、並列アドレス信号を前記クロック信号をチップに与えるときに与えて、前記アレイ内のランダムな1つの位置をアドレスするステップと、
    C.各グループの並列アドレス信号を、これらが前記チップに与えられたときにラッチするステップと、
    D.前記アレイ内のランダムな位置をアドレスする前記ラッチされたアドレス信号から始まるアドレス信号シーケンスを発生するステップと、
    E.前記チップ上の前記アドレス端子に対しアドレス制御データ信号を与えるステップであって、前記アドレス制御データは、前記アレイ内のランダムな位置をアドレスする前記ラッチされたアドレス信号から始まるアドレスを制御する、ステップと、
    F.前記アドレス信号シーケンスを前記アレイアドレスリードに与えて、前記データ信号が書き込まれるべき前記アレイ内の位置をアドレスするステップと、
    G.前記チップ上のデータ端子からのデータを前記アレイデータリードに書き込むステップと、を有する書き込み制御方法。
  11. ダイナミックランダムアクセスメモリデバイスを使用する使用方法であって、
    A.複数のアレイデータリード上で、集積回路チップ上に形成されたダイナミックランダムアクセスメモリのアレイとの間で、複数の並列アレイデータ信号を運ぶステップであって、1つのデータビットを1つのアドレス信号で表すことを含む、前記ステップと、
    B.複数の並列アレイアドレスリード上で、並列アレイアドレス信号を前記アレイに運ぶステップであって、1つのアドレスビットを1つのアドレス信号で表すことを含む、前記ステップと、
    C.複数のデータビットの1つのデータ語をアドレスする前記アレイアドレス信号で、前記アレイ内のランダムな位置をランダムにアドレスするステップと、
    D.データビットから成る1つの語を、前記アレイデータリードから各アドレスされたランダムな位置に書き込むステップと、
    E.データビットから成る1つの語を、各アドレスされたランダムな位置から前記アレイデータリードに読み出すステップと、
    F.第1のクロック信号を第1のクロック信号端子で受け取るステップと、
    G.第2のクロック信号を第2のクロック信号端子で受け取るステップと、
    H.前記第1または第2のクロック信号端子が第1または第2のクロック信号を受けている間に、並列アドレス信号を複数のアドレス端子で受け取るステップと、
    I.前記受け取られたアドレス信号を前記アレイアドレスリードに結合するステップであって、前記アレイ内のランダムな1つの位置のアドレスを前記受け取られたアドレス信号で示すことを含む、前記ステップと、
    J.並列データ信号を複数のデータ端子で送受するステップであって、各組の並列データ信号で1つのデータ語を表すことを含む、前記ステップと、
    K.前記複数のデータ端子を前記アレイデータリードと結合するステップであって、
    (ア)前記並列データ信号を前記アレイに前記受け取られたアドレス信号が示すランダムな位置で書き込むため、前記第1のクロック信号と同期して前記並列データ信号を受け取るステップと、
    (イ)前記並列データ信号を前記アレイから前記受け取られたアドレス信号が示すランダムな位置で読み出すため、前記第2のクロック信号と同期して前記並列データ信号を送るステップとを含む、前記ステップと、を有する使用方法。
JP17021699A 1987-12-23 1999-06-16 ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法 Expired - Lifetime JP3550510B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13730587A 1987-12-23 1987-12-23
US137305 1987-12-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP63324738A Division JP3048153B2 (ja) 1987-12-23 1988-12-22 メモリ回路とデータ・ストリームを記憶する方法

Publications (2)

Publication Number Publication Date
JP2000149554A JP2000149554A (ja) 2000-05-30
JP3550510B2 true JP3550510B2 (ja) 2004-08-04

Family

ID=22476764

Family Applications (2)

Application Number Title Priority Date Filing Date
JP63324738A Expired - Lifetime JP3048153B2 (ja) 1987-12-23 1988-12-22 メモリ回路とデータ・ストリームを記憶する方法
JP17021699A Expired - Lifetime JP3550510B2 (ja) 1987-12-23 1999-06-16 ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP63324738A Expired - Lifetime JP3048153B2 (ja) 1987-12-23 1988-12-22 メモリ回路とデータ・ストリームを記憶する方法

Country Status (2)

Country Link
JP (2) JP3048153B2 (ja)
KR (1) KR0133078B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1540643A1 (en) 2002-09-09 2005-06-15 Koninklijke Philips Electronics N.V. Driving method, driving circuit and driving apparatus for a display system
JP4674865B2 (ja) * 2006-10-30 2011-04-20 株式会社日立製作所 半導体集積回路
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
KR101027681B1 (ko) 2009-06-09 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 정렬 회로
US11495195B2 (en) * 2020-07-31 2022-11-08 Alphascale Technologies, Inc. Apparatus and method for data transfer in display images unto LED panels

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59180871A (ja) * 1983-03-31 1984-10-15 Fujitsu Ltd 半導体メモリ装置
JPS62127884A (ja) * 1985-11-29 1987-06-10 横河電機株式会社 画像表示装置
JPS62146064A (ja) * 1985-12-20 1987-06-30 Nec Corp マルチポ−トメモリ

Also Published As

Publication number Publication date
KR890010908A (ko) 1989-08-11
KR0133078B1 (ko) 1998-10-01
JP3048153B2 (ja) 2000-06-05
JP2000149554A (ja) 2000-05-30
JPH01266593A (ja) 1989-10-24

Similar Documents

Publication Publication Date Title
US5093807A (en) Video frame storage system
JPH0636311B2 (ja) 2重ポートvramメモリ
US5654773A (en) Picture storage device separates luminance signal into even number and odd number data and separates two channel color signal into former half pixels and latter half pixels
US5022090A (en) Digital image processing apparatus for correctly addressing image memory
JP3550510B2 (ja) ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法
US5587962A (en) Memory circuit accommodating both serial and random access including an alternate address buffer register
JPH02255988A (ja) 画像メモリ

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040420

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040426

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080430

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090430

Year of fee payment: 5

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090430

Year of fee payment: 5