KR890010908A - 프레임 메모리 회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 사용되는 비디오 디스플레이 스크린의 프레임을 도시한 도면.
제2도는 본 발명의 원리에 따라 설계된 메모리 회로의 블록도.
제3도는 본 발명의 원리에 따라 설계된 메모리 회로의 어드레스 발생기 부분의 제1의 선택적인 실시예의 블록도.
Claims (19)
- 직렬 억세스 및 랜덤 억세스를 모두 수용하고, 데이터 스트림을 저장하고제공하기 위한 메모리 회로에 있어서, 어드레스 입력 및 데이터 포트를 갖고 있는 랜덤억세스 메모리 어레이, 상기 메모리 어레이 데이터 포트에 결합된 데이터 포트를 갖고 있고, 데이터 스트림에 상기 메모리 어레이의 동작을 동기시키는 데이터 버퍼, 데이터 입력을 갖고 있고, 상기 메모리 어레이 어드레스 입력에 결합된 출력을 갖고 있으며, 상기 메모리 어레이에 연속적으로 인가될 메모리 어드레스의순서를 발생시키는 어드레스 순서기, 및 상기 어드레스 순서기 데이터 입력에 결합된 출력을 갖고 있고, 상기 어드레스 순서기에 의해 발생된 메모리어드레스의 순서를 초기 설정하는 랜덤 억세스 어드레스를 공급하는 어드레스 버퍼 레지스터로 구성된 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서, 상기 어드레스 버퍼 레지스터가 직렬로 로드된 시프트 레지스터로 구성된 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서, 상기 어드레스 순서기에 결합되고, 상기 어드레스 버퍼레지스터내에 포함된 데이터가 상기 어드레스 순서기에 전송되게 하는 신호를 수신하도록 된 단자를 부수적으로 포함하는 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서 상기 메모리 어레이, 데이터 버퍼, 어드레스 순서기, 및 어드레스 버퍼 레지스터가 단일집적 회로내에 포함된 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서, 상기 어드레스 순서기가 상기 어드레스 버퍼 레지스터의 출력제 결합된 데이터 입력, 및 상기 메모리 어레이의 어드레스 입력에 결합된 출력을 가지고 있는 2진 카운터로 구성된 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서, 상기 어드레스 순서기가 상기 어드레스 순서기 데이터 입력으로써 작용하는 노드에 결합된 데이터 입력, 및 상기 어드레스 순서기 출력으로써 작용하는 출력을 갖고 있는 제1레지스터, 출력을 갖고 있고 증가 단계 값을 저장하기 위한 제2레지스터 및, 제1레지스터 출력에 결합된 제1압력, 상기 제2레지스터 출력에 결합된 제2입력, 및 상기 제1레지스터 데이터 입력에 결합된 출력을 갖고 있는 가산기로 구성된 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서, 상기 데이터 버퍼가 상기 메모리 어레이내에 저장되어있는 데이터 스트림에 상기 메모리 어레이의 동작을 동기시키고, 상기 어드레스 순서기가 저장된 데이터 스트림이 상기 메모리 어레이 내로 기입되게 하는 메모리 어드레스를 발생시키며, 상기 메모리 회로가, 상기 메모리 어레이 데이터 포트에 결합된 데이터 포트를 갖고 있고, 상기 메모리 회로에 의해 제공된 데이터 스트림에 상기 메모리 어레이의 동작을 동기시키기 위한 제2데이터 버퍼, 상기 메모리 어레이 어드레스 입력에 결합된 출력, 및 데이터 입력을 갖고 있고, 상기 메모리 어레이로부터 제공된 데이터 스트림을 판독하기 위해 상기 메모리 어레이에 인가될 메모리 어드레스의 순서를 발생시키는 제2어드레스 순서기 및 상기 제2어드레스 발생기 데이터 입력에 결합된 출력을 갖고 있고, 상기 제2어드레스 순서기에 의해 발생된 메모리 어드레스의 순서를 초기설정하는 랜덤억세스 어드레스를 공급하는 제2어드레스버퍼 레지스터를 부수적으로 포함하는 것을 특징으로 하는 메모리 회로.
- 제1항에 있어서, 출력을 갖고 있고, 어드레스 오프셋 데이터를 저장하기 위한 어드레스 오프셋 레지스터 및 상기 어드레스 버퍼 레지스터 출력에 결합된 제1입력, 상기 어드레스 오프셋 레지스터 출력에 결합된 제2입력 및 상기 어드레스 버퍼 레지스터의 데이터 입력에 결합된 출력을 갖고 있고, 과거의 랜덤 억세스 어드레스외 상기 어드레스 오프셋 데이터의 합을 나타내는 랜덤 억세스 어드레스를 제공하는 가산기를 부수적으로 포함하는 것을 특징으로 하는 메모리회로.
- 제1항에 있어서, 상기 어드레스 순서가 데이터 입력에 결합된 출력을 갖고 있고, 상기 어드레스 순거기에 의해 발생된 메모리 어드레스의 선택적인 순서를 초기 설정하는 선택적인 랜덤 억세스 어드레스를 공급하는 선택적인 어드레스 버퍼 레지스터를 부수적으로 포함하는 것을 특징으로 하는 메모리 회로.
- 데이터 스트림을 저장하여 제공하고, 직렬 억세스 및 제한된 랜덤 억세스를 수용하는 집적 메모리 회로에 있어서, 어드레스 입력, 데이터입력포트, 및 데이터 출력포트를 갖고 있는 랜덤 억세스 메모리 어레이, 상기 메모리 어레이 데이터 입력 포트에 결합된 데이터 포트를 갖고 있고, 저장된 데이터 스트림에 상기 메모리 어레이의 동작을 동기시키는 제1데이터 버퍼, 상기 메모리 어레이 데이터 출력 포트에 결합된 데이터 포트를 갖고 있고, 제공된 데이터 스트림에 상기 메모리 어레이의 동작을 동기시키는 제2데이터 버퍼, 및 저장된 데이터 스트림을 상기 메모리 어레이 내에 기입하기 위해 사용된 어드레스를 발생시키는 제1어드레스 발생기 및 제공된 데이터 스트림을 상기 메모리 어레이로부터 판독하기 위해 사용된 어드레스를 발생시키는 제2어드레스 발생기로 구성된 제1 및 제2 어드레스 발생기로 구성되고, 각각의 상기 제1 및 제2어드레스 발생기가, 상기 메모리 어레이 어드레스입력에 결합된 출력 및 데이터 입력을 갖고 있고 상기 메모리 어레이에 인가될 메모리 어드레스를 계수하기 위한 2잔 카운터 및 상기 2진 카운터 데이터 입력에 결합된 출력을 갖고 있고, 상기 2진 카운터의 계수를 시작하는 초기 랜덤 억세스 메모리 어드레스를 공급하기 위한 직렬로 로드된 어드레스 버퍼 레지스터로 구성된 것을 특징으로 하는 집적 메모리 회로.
- 제10항에 있어서, 각각의 상기 제1 및 제2어드레스 발생기가 출력을 갖고 있고, 어드레스 오프셋 데이터를 저장하는 어드레스 오프셋 레지스터, 및 상기어드레스 버퍼 레지스터 출력에 결합된 제1입력, 상기 어드레스 오프셋 레지스터 출력에 결합된 제2입력 및 상기 어드레스 버퍼 레지스터의 데이터 입력에 결합된 출력을 갖고 있고, 상기 어드레스 버퍼 레지스터에 과거의 랜덤 억세스 어드레스와 상기 어드레스 오프셋 데이터의 합을 제공하는 가산기를 부수적으로 포함하는 것을 특징으로 하는 메모리 회로.
- 제10항에 있어서, 각각의 상기 제1 및 제2어드레스 발생기가 상기 2진 카운터 데이터 입력에 결합된 출력을 갖고 있고, 상기 2진 카운터에 의해 게수된 선택적인 초기 랜덤 억세스 메모리 억세스를 공급하는 선택적인 버퍼 레지스터를 부수적으로 포함하는 것을 특징으로 하는 메모리 회로.
- 랜덤 억세스 메모리 어레이를 사용하여 데이타 스트림을 저장하고 제공하는 방법에 있어서, 저장되고 제공된 데이터 스트림이 메모리 어레이의 동작과 비동기적으로 발생하도록 메모리 어레이 내로/외로 데이터 스트림을 버퍼링하는 단계, 랜덤 억세스 어드레스를 발생시키는 단계 및 랜덤 억세스 메모리 어레이에 연속적으로 인가되는 상기 랜덤 억세스 어드레스로 초기설정된 어드레스의 순서를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 랜덤 억세스 어드레스를 발생시키는 단계가 랜덤 억세스 어드레스로 레지스터를 직렬로 로딩하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 순서를 발생시키는 단계가 랜덤 억세스 메모리 어레이에 연속 인가하기 위한 어그레스를 발생시키기 위해 데이터 스트림내의 연속 데이터 아이템을 계수하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 순서를 발생시키는 단계가 저장된 데이터 스트림을 어레이내로 기입하기 위한 어드레스를 발생시키고, 제공된 데이터 스트림을 메모리 어레리로부터 판독하기 위해 랜덤 억세스 메모리 어레이에 연속적으로 인가되는 어드레스의 제2순서를 발생시키는 단계 및 상기 제2순서 발생 단계에 연속적으로 인가된 어드레스의 순서를 초기설정하는 랜덤 억세스 어드레스를 공급하는 단계를 부수적으로 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 어드레스 오프셋 값을 제공하는 단계 및 제2랜덤 억세스 어드레스를 발생시키기 위해 랜덤 억세스 어드레스에 어드레스 오프셋 값을 가산하는 단계를 부수적으로 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 순서 발생 단계에, 제2의 연속적으로 인가된 어드레스의 순서를 초기 설정하는 제2랜덤 억세스 어드레스를 공급하는 단계를 부수적으로 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 순서 발생 단계가, 증가 단계값을 제공하는 단계 및 어드레스의 열내에 다음 어드레스를 발생시키기 위해 어드레스의 순서로부터의 현재 어드레스에 증가 단계 값을 가산하는 단계를 포함하는 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13730587A | 1987-12-23 | 1987-12-23 | |
| US137,305 | 1987-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890010908A true KR890010908A (ko) | 1989-08-11 |
| KR0133078B1 KR0133078B1 (ko) | 1998-10-01 |
Family
ID=22476764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880017162A KR0133078B1 (ko) | 1987-12-23 | 1988-12-22 | 동기식 다이나믹 랜덤 억세스 메모리 장치 및 이를 사용하여 기록을 행하는 방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JP3048153B2 (ko) |
| KR (1) | KR0133078B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026921B2 (en) | 2002-09-09 | 2011-09-27 | Trident Microsystems (Far East) Ltd. | Driving method, driving circuit and driving apparatus for a display system |
| JP4674865B2 (ja) * | 2006-10-30 | 2011-04-20 | 株式会社日立製作所 | 半導体集積回路 |
| CN101617371B (zh) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | 具有多个外部电源的非易失性半导体存储器 |
| KR101027681B1 (ko) | 2009-06-09 | 2011-04-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 정렬 회로 |
| US11495195B2 (en) * | 2020-07-31 | 2022-11-08 | Alphascale Technologies, Inc. | Apparatus and method for data transfer in display images unto LED panels |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS62127884A (ja) * | 1985-11-29 | 1987-06-10 | 横河電機株式会社 | 画像表示装置 |
| JPS62146064A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | マルチポ−トメモリ |
-
1988
- 1988-12-22 KR KR1019880017162A patent/KR0133078B1/ko not_active IP Right Cessation
- 1988-12-22 JP JP63324738A patent/JP3048153B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-16 JP JP17021699A patent/JP3550510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3048153B2 (ja) | 2000-06-05 |
| JP2000149554A (ja) | 2000-05-30 |
| JP3550510B2 (ja) | 2004-08-04 |
| JPH01266593A (ja) | 1989-10-24 |
| KR0133078B1 (ko) | 1998-10-01 |
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| O122 | Withdrawal of opposition [patent] | ||
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