KR0133078B1

KR0133078B1 - 동기식 다이나믹 랜덤 억세스 메모리 장치 및 이를 사용하여 기록을 행하는 방법

Info

Publication number: KR0133078B1
Application number: KR1019880017162A
Authority: KR
Inventors: 마사시 하시모또; 에이.프란츠 젠; 빅터 모라베크 존; 돌레 쟝-삐에르
Original assignee: 엔. 라이스 머레트; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1987-12-23
Filing date: 1988-12-22
Publication date: 1998-10-01
Also published as: JP3048153B2; JP3550510B2; JPH01266593A; JP2000149554A; KR890010908A

Abstract

내용 없음.

Description

동기식 다이나믹 랜덤 억세스 메모리 장치 및 이를 사용하여 기록을 행하는 방법.

제1도는 본 발명이 사용되는 비디오 디스플레이 스크린의 프레임을 도시한 도면.

제2도는 본 발명의 원리에 따라 구성된 메모리 회로의 블록도.

제3도는 본 발명의 원리에 따라 구성된 메모리 회로의 어드레스 발생기 부분의 다른 제1실시예의 블록도.

제4도는 본 발명의 원리에 따라 구성된 메모리 회로의 어드레스 발생기 부분의 다른 제2실시예의 블록도.

제5도는 본 발명의 원리에 따라 구성된 메모리 회로의 어드레스 발생기 부분에 의해 사용된 어드레스 순차기의 블록도.

* 도면의 주요부분에 대한 부호의 설명

10 : 프레임 14 : 메모리 회로

18a, 18b : 직렬 래치 회로 20a, 20b, 68, 72 : 레지스터

24 : 메모리 어레이 30 : 조정 및 제어 회로

32 : 리프레쉬 어드레스 및 타이밍 회로

36, 36a, 36b, 52 : 어드레스 버퍼 레지스터

40a, 40b : 어드레스 순차기 48 : 어드레스 오프셋 레지스터

50, 70 : 가산기 58, 66 : 멀티플렉서

62 : 디코더 64 : 플립-플롭

본 발명은 일반적으로 디지털 메모리 회로에 관한 것이다. 특히, 본 발명은 비디오 응용에 관련하여 사용될 때 특정적인 장점을 갖고 있는 디지털 메모리 회로에 관한 것이다.

디지털 TV, VCR, 및 관련된 비디오 응용에서는 통상적으로 비디오의 전체 프레임을 함께 나타내는 픽셀(pixel)들을 저장하는 프레임 또는 필드 메모리를 사용한다. 이러한 프레임 메모리는 프레임 동결 (freezing), 줌(zoom), 팬(pan), 분할 스크린 모니터링 등과 같은 여러 가지 특별한 효과를 발생시키는데 사용된다. 프레임 메모리는 통상적인 개별 집적 회로를 사용하여 구성될 수 있지만, 이러한 프레임 메모리는 비교적 고가이고, 바람직하지 못하게 많은 양의 전력을 소비시키고 바람직하지 못하게 큰 공간을 차지한다. 이러한 프레임 메모리가 상업 제품에 사용되기 위해서는, 이 문제들이 주요 문제로 된다. 따라서, 단독으로 또는 가능한 한 적은 수의 다른 집적 회로와 결합된 단일 집적 회로는 통상의 개별 집적 회로로 구성된 프레임 메모리를 개량시킨다.

종래 기술의 집적 회로 장치에서 프레임 메모리 문제를 해결하려고 시도하였다. 그러나, 이러한 장치는 비디오 응용 요구 조건을 적당히 해결하기 위한 아키텍쳐를 제공하는데 실패했다. 예를들어, 장치가 폭넓게 여러 가지 특수 효과를 제공하는데 있어서 전형적으로 필요한 프레임 메모리 기능들 중 단지 몇 개만을 갖고 사용될 수 있다. 그러나, 이 장치들은 통상의 개별 집적 회로로 프레임 메모리를 전체적으로 구성하는 것에 비해 거의 개량되지 않은 많은 양의 통상의 개별 집적 회로와 결합되어야 한다. 한편, 통상의 프레임 메모리 집적 회로는 완전한 온-칩 어드레스 계산 기능을 가진 랜덤 억세스(random access) 메모리를 포함할 수 있다. 이러한 프레임 메모리를 이용하는 비디오 응용에서는 프레임 메모리 전체를 직렬로 억세스 한다. 그러므로, 프레임 동결 및 분할 스크린 모니터링 특수 효과가 지원된다. 그러나, 줌 및 팬 기능은 이러한 장치를 사용해서는 불가능하거나 비실용적으로 된다.

따라서, 본 발명의 산업분야에서는 많은 양의 주변 집적 회로를 필요로 하지 않고서 폭넓은 여러 가지 특수 효과를 제공하도록 회로 아키텍쳐를 최적화시키는 프레임 메모리 집적 회로의 필요성을 느끼게 되었다.

따라서, 본 발명의 장점은 제한된 랜덤 억세스를 허용하는 프레임 메모리 회로가 제공된다는 것이다. 결과적으로, 본 발명의 원리에 따라 구성된 장치는 폭넓은 여러 가지의 특수 효과 응용을 수행하는 데 효율적으로 사용될 수 있다.

본 발명의 다른 장점은 여러 가지의 어드레스 계산 모드를 포함하는 메모리회로가 제공된다는 것이다. 그러므로, 소정의 특수 효과 기능을 위한 어드레스 계산의 일부분이 메모리 회로로 전송될 수 있고, 이러한 메모리 회로를 사용하는 비디오 응용은 이러한 계산에 대해 프로세싱 전력을 할당할 필요가 없다.

본 발명의 상술한 장점은 데이터 스트림(stream)을 저장하고 제공하는 메모리 회로에 의해 소정의 한 형태로 달성된다. 이 메모리 회로는 직렬 억세스 및 랜덤 억세스 모두 지원된다. 랜덤 억세스 메모리 어레이의 데이터 입력은 메모리 어레이의 동작을 데이터 스트림과 동기시킬 수 있는 데이터 버퍼에 결합된다. 랜덤 억세스 메모리 어레이의 어드레스 입력은 메모리 어레이에 연속적으로 인가되는 메모리 어드레스의 시퀀스(sepuence)를 발생시키는 어드레스 순차기(sequencer)에 결합된다. 어드레스 버퍼 레지스터도 어드레스 순차기에 결합된다. 어드레스 버퍼 레지스터는 어드레스 순차기에 의해 공급된 메모리 어드레스의 순차를 초기 설정하기 위해 어드레스 순차기에 랜덤 억세스 어드레스를 공급한다.

본 발명의 한 특징에 의하면, 동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서,

A) 단일의 집적 회로 칩과,

B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드(leads) 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤하게 어드레스가능한 복수의 어드레스 가능영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와,

C) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지(edge)로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와,

D) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 소정 개수의 복수 어드레스 단자와 상기 소정 개수의 복수 어드레스 단자와 동수의 고정된 어드레스 비트수를 각각 래치하는 복수의 레지스터를 포함하되, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하고 상기 클럭단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와,

E) 상기 복수의 레지스터 중 적어도 하나와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 적어도 하나와 레지스터로부터 상기 어드레스 신호를 수신하고 어드레스 신호를 상기 어레이 어드레스 리드에 공급하여 상기 어레이내의 어드레스가능한 영역을 억세스하며, 상기 적어도 하나의 레지스터로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스들을 순차화시키는 어드레스 순차기와,

F) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며,

i) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와,

ii) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신된 상기 데이터 워드 신호를 직렬로 래치하며 수신된 상기 데이터 신호를 상기 어레이 데이터 리드에 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트를 포함하는 동기식 다이나믹 랜덤 억세스 메모리 장치를 특징으로 한다.

본 발명의 다른 특징에 의하면, 동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서,

A) 단일의 집적 회로 칩과,

B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 타나내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤하게 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 어드레스된 각 영역으로부터 데이터 비트의 한 워드를 상기 어레이 데이터 리드 내로 판독 입력하는 다이나믹 랜덤 억세스 메모리 어레이와,

C) 상기 칩 집적 회로 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와,

E) 상기 복수의 레지스터 중 적어도 하나와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 적어도 하나의 레지스터로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하여 상기 어레이내의 어드레스가능한 영역을 억세스하며, 상기 적어도 하나의 레지스터로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스를 순차화시키는 어드레스 순차기와,

i) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와,

ii) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 어레이 데이터 리드로부터 수신된 상기 데이터 워드 신호를 직렬로 래치하며 상기 클럭 신호와 동기로 상기 수신된 데이터 신호를 상기 데이터 단자로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역으로부터 상기 데이터 신호를 판독하기 위한 적어도 하나의 판독 직렬 래치를 포함하는 데이터 포트를 포함하는 동기식 다이나믹 랜덤 억세스 메모리 장치를 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 동기식 데이터 전송 시스템에 있어서,

A) 어드레스 포트를 포함하는 프로세서로서, 상기 어드레스 포트는 시간적으로 분리된 복수의 그룹으로 발생하며 메모리내의 랜덤 영역의 어드레스를 표시하는 병렬 어드레스 신호를 상기 프로세서의 외부로 전송하는 소정 개수의 복수 어드레스 단자를 포함하는 프로세서와, B) 다이나믹 랜덤 억세스 메모리 장치로서,

i) 단일의 집적 회로 칩과,

ii) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와,

iii) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와,

iv) 상기 칩 상에 형성되며, 상기 프로세서의 상기 소정수의 복수 어드레스 단자에 결합되어 상기 프로세서로부터 병렬 어드레스 신호를 수신하는 소정수의 복수 어드레스 단자와 상기 소정수의 복수 어드레스 단자와 동수의 고정된 어드레스 비트수를 각각 래치하는 복수의 레지스터를 포함하되, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하고 상기 클럭 단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와,

v) 상기 복수의 레지스터 중 적어도 하나와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 적어도 하나의 레지스터로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하여 상기 어레이내의 어드레스 가능한 영역을 억세스하며, 상기 적어도 하나의 레지스터로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하는 어드레스를 순차화시키는 어드레스 순차기와,

vi) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며,

a) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와,

b) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신된 상기 데이터 워드 신호를 직렬로 래치하며 상기 수신된 데이터 신호를 상기 어레이 데이터 리드로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트를 포함하는 동기식 데이터 전송 시스템을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이에 데이터를 동기식으로 기록하기 위한 방법에 있어서,

A) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성되며 상기 메모리 어레이의 동작 동안 연속되는 클럭 신호를 상기 칩에 인가하는 단계와,

B) 상기 칩으로의 상기 연속하는 클럭 신호의 인가와 동시에, 병렬 어드레스 신호를 상기 칩 상의 어드레스 단자에 시간적으로 분리된 복수의 그룹으로 인가하여 상기 어레이내의 랜덤 영역을 어드레스하는 단계와,

C) 상기 병렬 어드레스 신호가 상기 칩에 인가될 때 상기 병렬 어드레스 신호의 각 그룹을 래치하는 단계와,

D) 각 셋트가 하나의 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 데이터 단자에 인가하는 단계와,

E) 상기 병렬 데이터 신호를 상기 어레이 데이터 리드로 전달하는 단계와,

F) 상기 어레이내의 상기 랜덤 영역을 어드레스하는 래치된 상기 어드레스 신호로부터 시작하여 어드레스 신호의 시퀀스를 발생하는 단계와,

G) 상기 어드레스 신호의 시퀀스를 상기 어레이 어드레스 리드에 인가하여 상기 데이터 신호가 기록되어질 상기 어레이내의 영역을 어드레스하는 단계를 포함하는 다이나믹 랜덤 억세스 메모리 어레이로의 데이터 기록 방법을 특징으로 한다.

A) 단일의 집적 회로 칩과,

B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와,

C) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와,

D) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하되, 수신된 상기 어드레스 신호는 상기 클럭 단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와,

E) 상기 어드레스 포트와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호단자에 결합되어, 상기 어드레스 포트로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하며 상기 어드레스 포트로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스들을 순차화시키는 어드레스 순차기와,

ⅰ) 각각의 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와,

ⅱ) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신되는 상기 데이터 워드 신호를 직렬로 래치하며 상기 수신된 데이터 신호를 상기 어레이 데이터 리드로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트와,

G) 상기 복수의 어드레스 단자 및 상기 어드레스 순차기에 접속되어, 상기 어드레스 단자로부터 상기 어드레스 순차기에서 발생된 어드레스를 제어하기 위한 어드레스 제어 데이터 신호를 수신하는 제어 데이터 버퍼를 포함하는 동기식 다이나믹 랜덤 억세스 메모리 장치를 특징으로 한다.

본 발명의 또 다른 특징에 의하며, 데이터 시스템에 있어서,

A) 동기식 다아나믹 랜덤 억세스 메모리 장치로서,

ⅰ) 단일의 집적 회로 칩과,

ⅱ) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스 가능한 복수의 어드레스가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와,

ⅲ) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와,

ⅳ) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하되, 수신된 상기 어드레스 신호는 상기 클럭단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와,

ⅴ) 상기 어드레스 포트와 상기 어레이 어드레스 리드 사이와 상기 클럭신호 단자에 결합되어, 상기 어드레스 포트로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하며, 상기 어드레스 포트로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스들을 순차화시키는 어드레스 순차기와,

ⅵ) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며,

b) 상기 데이터 단자와 상기 어레이 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신되는 상기 데이터 워드 신호를 직렬로 래치하며 상기 수신된 데이터 신호를 상기 어레이 데이터 리드로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트와,

ⅶ) 상기 복수의 어드레스 단자 및 상기 어드레스 순차기에 접속되어, 상기 어드레스 단자로부터 상기 어드레스 순차기에서 발생된 어드레스를 제어하기 위한 어드레스 제어 데이터 신호를 수신하는 제어 데이터 버퍼와,

B) 시간적으로 분리된 복수의 그룹으로 발생하며 메모리내의 랜덤 영역의 어드레스를 표시하는 병렬 어드레스 신호를 상기 메모리 장치의 상기 어드레스 단자로 전송하는 복수의 어드레스 단자를 갖는 어드레스 포트를 포함하며, 상기 어드레스 순차기에서 발생된 어드레스를 제어하기 위한 어드레스 제어 데이터 신호를 상기 메모리 장치의 상기 어드레스 단자로 전송하는 프로세서를 포함하는 데이터 시스템을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 랜덤 억세스 메모리 어레이를 사용하여 데이터의 스트림을 저장하고 공급하기 위한 방법에 있어서,

A) 저장 및 공급되어지는 상기 데이터 스트림이 상기 메모리 어레이의 동작과 비동기적으로 발생하도록 상기 메모리 어레이내로의 또한 상기 메모리 어레이로부터의 상기 데이터의 스트림을 버퍼시키는 단계와,

B) 제1 랜덤 억세스 어드레스를 공급하는 단계와,

C) 상기 제1 랜덤 억세스 어드레스로 초기화된 제1 어드레스 시퀀스를 발생하고, 연속하여 상기 제1 어드레스 시퀀스를 상기 랜덤 억세스 메모리 어레이에 인가하여 저장된 상기 데이터 스트림을 상기 어레이내로 기록하는 단계와,

D) 상기 제1 랜덤 억세스 어드레스와는 다른 제2 랜덤 억세스 어드레스를 공급하여 제2 어드레스 시퀀스를 초기화시키는 단계와,

E) 상기 제2 랜덤 억세스 어드레스로 초기화된 상기 제2 어드레스 시퀀스를 발생하고, 연속하여 상기 제2 어드레스 시퀀스를 상기 랜덤 억세스 메모리 어레이에 인가하여 상기 메모리 어레이로부터, 공급된 상기 데이터 스트림을 판독하는 단계를 포함하는 데이터 스트림의 자장 및 공급 방법을 특징으로 한다.

A) 상기 데이터 스트림의 저장 및 공급이 상기 메모리 어레이의 동작과 동기로 발생하도록 상기 메모리 어레이내로의 또한 상기 메모리 어레이로부터의 상기 데이터의 스트림을 버퍼시키는 단계와,

B) 랜덤 억세스 어드레스를 공급하는 단계와,

C) 상기 랜덤 억세스 어드레스로 초기화된 어드레스 시퀀스를 발생하고, 연속하여 상기 어드레스 시퀀스를 상기 랜덤 억세스 메모리 어레이에 인가하는 단계와,

D) 상기 메모리 장치에 증분 스텝값을 제공하는 단계와,

E) 상기 발생된 어드레스 시퀀스에서의 현재 어드레스에 상기 증분 스텝값을 가산하여 상기 어드레스 시퀀스에서 다음 어드레스를 발생하는 단계를 포함하는 데이터 스트림의 저장 및 공급 방법을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 다이나믹 랜덤 억세스 메모리 장치에 있어서,

A) 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 랜덤 억세스 어드레스 리드를 포함하여 상기 어레이를 어드레스하는 병렬 어드레스 신호를 수신하는 다이나믹 랜덤 억세스 메모리 어레이와,

B) 상기 다이나믹 랜덤 억세스 메모리 장치의 외부로부터 랜덤 억세스 어드레스 신호 및 어드레스 제어 데이터를 수신하되, 상기 어드레스 제어 데이터는 상기 장치에 의해 수행될 복수의 어드레싱 모드 중에서 원하는 어드레싱 모드를 표시하는 적어도 하나의 어드레스 단자와,

C) 상기 적어도 하나의 어드레스 단자로부터 상기 랜덤 억세스 어드레스 리드까지 연장하며, 상기 단자로부터의 상기 랜덤 억세스 어드레스 신호를 상기 랜덤 억세스 리드에 전달하며, 적어도 상기 랜덤 억세스 어드레스 리드에 결합되고 상기 어드레스 제어 데이터 신호의 수신에 응답하여 상기 복수의 어드레싱 모드중 하나의 어드레싱 모드로 상기 어레이의 어드레싱을 제어하기 위한 어드레싱 회로를 포함하는 랜덤 억세스 어드레스 경로와,

D) 상기 메모리 장치의 상기 적어도 하나의 어드레스 단자에 결합되고, 상기 장치의 외부로부터 상기 어드레스 제어 데이터를 수신하며, 상기 어드레스 제어 데이터의 수신에 응답하여 상기 어드레싱 회로에 상기 어드레스 제어 데이터 신호를 공급하는 적어도 하나의 어드레스 제어 데이터 레지스터 회로를 포함하는 다이나믹 랜덤 억세스 메모리 장치를 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 시스템에 있어서,

A) 적어도 하나의 어드레스 단자를 포함하여 상기 적어도 하나의 어드레스 단자에 대한 랜덤 억세스 어드레스 신호 및 메모리 장치에서 수행될 복수의 어드레싱 모드중 원하는 어드레싱 모드를 표시하는 어드레스 제어 신호를 공급하는 소스와,

B) 다이나믹 랜덤 억세스 메모리 장치로서,

ⅰ) 랜덤 억세스 어드레스 리드를 포함하는 다이나믹 랜덤 억세스 메모리 어레이로서, 상기 랜덤 억세스 어드레스 리드는 상기 어레이를 어드레스하는 병렬 어드레스 신호를 수신하는 다이나믹 랜덤 억세스 메모리 어레이와,

ⅱ) 상기 소스의 상기 적어도 하나의 어드레스 단자에 결합되어 상기 소스로부터 상기 랜덤 억세스 어드레스 신호 및 상기 어드레스 제어 신호를 수신하는 적어도 하나의 어드레스 단자와,

ⅲ) 상기 적어도 하나의 어드레스 단자로부터 상기 랜덤 억세스 어드레스 리드까지 연장하며, 상기 단자로부터의 상기 랜덤 억세스 어드레스 신호를 상기 랜덤 억세스 어드레스 리드에 전달하며, 적어도 상기 랜덤 억세스 어드레스 리드에 결합되고 상기 적어도 하나의 제어 신호의 수신에 응답하여 상기 복수의 어드레싱 모드중 하나의 어드레싱 모드로 상기 어레이의 어드레싱을 제어하기 위한 어드레싱 회로를 포함하는 랜덤 억세스 어드레스 경로와,

ⅳ) 상기 메모리 장치의 상기 적어도 하나의 어드레스 단자에 결합되어 상기 소스로부터 상기 어드레스 제어 신호를 수신하고, 상기 어드레스 제어 신호의 수신에 응답하여 상기 어드레싱 회로에 상기 적어도 하나의 어드레스 제어 신호를 공급하는 적어도 하나의 어드레스 제어 레지스터 회로를 포함하는 다이나믹 랜덤 억세스 메모리 장치를 포함하는 시스템을 특징으로 한다.

본 발명의 또다른 특징에 의하면, 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이로의 기록을 제어하기 위한 방법에 있어서,

A) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성되며 상기 어레이의 동작 동안 연속되는 클럭 신호를 상기 칩에 인가하는 단계와,

B) 상기 칩으로의 상기 클럭 신호의 인가와 동시에, 병렬 어드레스 신호를 상기 칩 상의 어드레스 단자에 시간적으로 분리된 복수의 그룹으로 인가하여 상기 어레이내의 랜덤 영역을 어드레스하는 단계와,

D)상기 어레이내의 상기 랜덤 영역을 어드레스하는 래치된 상기 어드레스 신호로부터 시작하여 어드레스 신호의 시퀀스를 발생하는 단계와,

E) 상기 어레이내의 상기 랜덤 영역을 어드레스하는 상기 래치된 어드레스 신호에서 시작하여 발생된 어드레스를 제어하는 어드레스 제어 데이타 신호를 상기 칩 상의 상기 어드레스 단자에 인가하는 단계와,

F) 상기 어드레스 신호의 시퀀스를 상기 어레이 어드레스 리드에 인가하여 상기 데이타 신호가 기록되어질 상기 어레이내의 영역을 어드레스하는 단계와,

G) 상기 칩 상의 데이터 단자로부터의 데이터를 상기 어레이 데이터 리드에 기록하는 단계를 포함하는 다이나믹 랜덤 억세스 메모리 어레이내로의 기록을 제어하는 방법을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서,

A)단일의 집적 회로 칩과,

B)상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이타 비트의 한 데이타 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스 가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 대해 기록 및 판독하는 다이나믹 랜덤 억세스 메모리 어레이와,

C) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 장치의 동작 동안 연속되는 제1 클럭 신호를 수신하기 위한 제1 클럭 신호 단자와,

D) 상기 칩 집적 회로 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 장치의 동작 동안 연속되는 제2 클럭 신호를 수신하기 위한 제2 클럭 신호 단자와,

E) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하며, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하며 상기 제1 및 제2 클럭 단자가 상기 제1 및 제2 연속되는 클럭 신호를 수신하는 동안 수신되며, 상기 어드레스 단자는 상기 어레이 어드레스 리드에 결합되고, 상기 수신된 어드레스 신호는 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와,

F) 상기 칩 상에 형성되어 각각의 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 전송 및 수신하는 복수의 데이터 단자와,

G) 상기 칩 상에 형성되고 상기 복수의 데이터 단자를 상기 어레이 데이터리드에 결합시키는 입력 데이터 포트로서, 상기 제1 연속하는 클럭 신호와 동기로 상기 병렬 데이터 신호를 수신하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하는 입력 데이터 포트와,

H) 상기 칩 상에 형성되고 상기 어레이 데이터 리드를 상기 복수의 데이터단자에 결합시키는 출력 데이터 포트로서, 상기 제2 연속하는 클럭 신호와 동기로 상기 병렬 데이터 신호를 전송하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역으로부터 상기 데이터 신호를 판독하는 출력 데이터 포트를 포함하는 동기식 다이나믹 랜덤 억세스 메모리 장치를 특징으로 한다.

본 발명의 특징에 의하면, 다이나믹 랜덤 억세스 메모리 장치를 사용하는 방법에 있어서,

A) 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 복수의 병렬 어레이 데이터 신호를 복수의 어레이 데이터 리드를 통해 집적 회로 칩 상에 형성된 다이나믹 랜덤 억세스 메모리의 어레이로 전달하고 또한 상기 복수의 어레이 데이터 리드를 통해 상기 어레이로부터의 상기 병렬 어레이 데이터 신호를 전달하는 단계와,

B) 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어레이 어드레스 신호를 병렬 어레이 어드레스 리드를 통해 상기 어레이로 전달하는 단계와,

C) 상기 어레이 어드레스 신호에 의해 복수 데이터 비트의 한 데이터 워드를 어드레스함으로써 상기 어레이내의 랜덤 영역을 랜덤으로 어드레스하는 단계와,

D) 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 랜덤 영역에 기록하는 단계와,

E) 상기 어드레스된 각 랜덤 영역으로부터 데이터 비트의 한 워드를 상기 어레이 데이터 리드 내로 판독 입력시키는 단계와,

F) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성된 연속하는 제 1클럭 신호를 제1 클럭 신호 단자에서 수신하는 단계와,

G) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성된 연속하는 제 2클럭 신호를 제2 클럭 신호 단자에서 수신하는 단계와,

H) 상기 제1 및 제2 클럭 신호 단자가 상기 연속하는 제1 및 제2 클럭 신호를 수신하는 동안, 시간적으로 분리된 복수의 그룹으로 발생하는 병렬 어드레스 신호를 복수의 어드레스 단자에서 수신하는 단계와,

I) 수신된 상기 어드레스 신호를 상기 어레이 어드레스 리드에 결합하여 상기 수신된 어드레스 신호에 의해 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 단계와,

J) 각각의 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 복수의 데이터 단자에서 수신하는 단계와.

K) 상기 복수의 데이터단자를 상기 어레이 데이터 리드에 결합시키는 단계로서,

ⅰ) 상기 연속하는 제1 클럭 신호와 동기로 상기 병렬 데이터 신호를 수신하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하는 단계와,

ⅱ) 상기 연속하는 제2 클럭신호와 동기로 상기 병렬 데이터 신호를 전송하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역으로부터 상기 데이터 신호를 판독하는 단계를 갖는 상기 복수의 데이터 단자를 상기 어레이 데이터 리드에 결합시키는 단계를 포함하는 다이나믹 랜덤 억세스 메모리 장치를 사용하는 방법을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 랜덤 억세스 메모리 장치로 또한 상기 랜덤 억세스 메모리 장치로부터의 데이터의 스트림을 전달하는 방법에 있어서,

A) 상기 메모리 장치로 또한 상기 메모리 장치로부터 각 워드가 복수 비트의 데이터를 포함하는 데이터 워드를 병렬로 전달하는 단계와,

B) 상기 메모리 장치로 각 어드레스 제어 데이터가 복수 비트의 데이터를 포함하는 어드레스 제어 데이터를 직렬로 전달하는 단계를 포함하는 데이터 스트림의 전달 방법 및 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 데이터 스트림을 전달하기 위한 시스템에 있어서,

A) 메모리 장치로서,

ⅰ) 복수의 어드레스가능한 영역 각각에서 데이터 워드를 저장하는 랜덤 억세스 메모리 어레이와,

ⅱ) 상기 데이터 스트림을 전달하며 상기 데이터 스트림이 상기 메모리 어레이의 동작과 비동기적으로 발생하도록 데이터 버퍼에 결합되어지는 복수의 데이터 단자를 가지며, 상기 데이터 버퍼는 상기 데이터를 상기 메모리 어레이에 결합시키는 데이터 포트와,

ⅲ) 상기 데이터 단자의 개수보다 적은 복수의 어드레스 단자를 가지며 상기 복수의 어드레스 단자는 초기 랜덤 억세스 어드레스를 포함하는 어드레스 제어 데이터를 수신하는 어드레스 순차기에 결합되고, 상기 어드레스 순차기는 상기 초기 랜덤 억세스 어드레스에서 시작하는 어드레스 시퀀스를 상기 메모리 어레이에 결합시켜 상기 메모리 어레이로 또한 상기 메모리 어레이로부터 데이터를 전달하는 어드레스 포트를 포함하는 메모리 장치와,

B) 상기 어드레스 제어 데이터를 상기 메모리 장치로 공급하는 프로세서와,

C) 상기 어드레스 단자의 개수와 동수이며 상기 프로세서로부터의 상기 어드레스 제어 데이타를 상기 메모리 장치에 결합시켜 상기 어드레스 단자에 접속시키는 복수의 도체를 포함하는 시스템을 특징으로 한다.

모든 도면에 걸쳐 동일한 부분을 동일한 참조 번호로 표시한 첨부 도면에 관련하여 상세한 설명 및 특허 청구의 범위를 참조함으로써 본 발명을 더욱 완전하게 이해할 수 있다.

제1도는 TV 수상관 또는 다른 비디오 디스플레이 단말기 상에 나타날 수 있는 것과 같은, 비디오 프레임(10)을 도시한 것이다. 프레임(10)이 관찰자에게는 영속적인 비디오 화상으로 나타날 수 있지만, 프레임(10)은 다수의 디지털화된 픽셀(12)로서 전기적으로 나타낼 수 있다. 픽셀(12) 각각은 프레임(10)의 화상내의 다수의 매우 작은 영역중의 한 영역에 대하여, 색 및 상대적 세기와 같은, 파라메터를 정한다. 따라서, 프레임(10)은 비교적 많은 수의 픽셀(12)를 포함할 수 있다. 예를들어, 픽셀(12)의 488 열(column) 곱하기 픽셀(12)의 488 행(row)을 포함하는 프레임은 프레임 당 전체 238,144 픽셀을 갖고 있다.

픽셀(12)는 전형적으로 픽셀(12)들 사이의 공간적 관계를 유지하기 위해서 선정된 순차로 전송되거나 다른 영역으로 처리된다. 예를들어, 통상적인 라스터 주사(raster scan) 응용시에, 픽셀(12)는 프레임(10)의 제1행의 제1열 내의 픽셀(12)를 나타내는 픽셀(12a)로 시작하여 프레임(10)의 제1행의 최종 열내의 픽셀(12)를 나타내는 픽셀(12b)로 연속 순차로 계속해서 메모리 장치 또는 비디오 디스플레이로 전송될 수 있다. 픽셀(12b) 및 동기 정보(도시 안됨)의 전송 직후에, 제2행의 제1 열내의 픽셀(12)를 나타내는 픽셀(12c)는 프레임(10)의 제2 행에 포함된 나머지 픽셀(12)이 연속 순차로 후속하면서 전송될 수 있다. 픽셀(12)의 전송은 프레임(10)의 최종행의 최종 열내의 픽셀(12)를 나타내는 픽셀(12d)가 전송될 때까지 이와 같은 방식으로 계속된다. 그러므로, 픽셀(12)와 개시 픽셀(12a) 사이의 시간 관계를 인식하는 소정의 프로세싱 장치는 또한 프레임(10)내의 이러한 픽셀(12)의 공간적 위치를 인식하거나 계산할 수 있다.

디지털 TV, VCR 등은 프레임(10)내의 모든 픽셀(12)를 저장할 수 있는 대형의 프레임 또는 필드 메모리를 포함할 수 있다. 픽셀(12)는 프레임 메모리로의 직렬 데이터 스트림으로써 집합적으로 나타난다. 특수 효과를 제외하고는, 이 직렬 데이터 스트림내의 픽셀(12)의 상대적 순차는 일반적으로 픽셀(12)들사이의 공간적 관계를 보존하기 위해 프레임 메모리로부터 판독될 때 유지되어야 한다. 그러나, 여러 가지 특수 효과는 이 보존된 순차를 요구하지 않지만, 픽셀(12)가 프레임 메모리로부터 판독될 때 픽셀(12)의 순차를 정확하게 보존함으로써 상당한 계산 시간이 소모될 수 있다.

한가지 이러한 특수 효과는 프레임 중 소규모 부분이 전체 비디오 디스플레이를 채우도록 확장되는 줌 효과이다. 예를들어, 제1도의 프레임(10)이 전체 비디오 디스플레이를 나타내면, 행 i와 j 및 열 m과 m에 의해 제한된 프레임(10)내의 영역이 줌 특수 효과로 확장되어 전체 프레임 메모리를 채운다. 그러므로, 줌 특수 효과에서 행 i와 j 및 열 m과 m에 의해 제한된 영역의 외부에 있는 프레임(10)내에 존재하는 모든 픽셀(12)는 비활성으로 방치될 수 있다. 바꾸어 말하며, 픽셀(12)중의 이 비활성 픽셀들은 저장되거나 프레임 메모리로부터 판독될 필요가 없다. 결과적으로, 줌 특수 효과에서는 열 m 및 행 i에 배치된 픽셀(12)이 제1 픽셀(12a)로서 사용된다. 활성 픽셀(12)는 프레임(10)의 전체 행을 완성하기 위해서 복사될 수 있고, 행들은 줌 효과의 수직 성분을 완성하기 위해 복사될 수 있다.

분할 스크린 특수 효과에서, 전체 프레임(10)은 프레임(10)의 행 j 및 최종행, 및 프레임(10)의 열 n 및 최종 열에 의해 경계된 것과 같은 스크린의 소규모 영역으로 축소될 수 있다. 이 특수 효과는 픽셀(12)의 전체 프레임(10)으로 부터의 각각의 선정된 수의 픽셀(12) 중에 단지 한 픽셀(12)만을 이용하고, 픽셀(12)중 개입 비활성 픽셀들을 무시함으로써 [즉, 필셀 스킵(skipping pixel)]달성된다. 제1도에 도시한 예의 경우에, 축소된 프레임은 프레임(10)의 3개 열마다 한 열 및 3개 행마다 한 행으로 부터의 픽셀(12)만을 사용하여 형성된다.

본 발명은 프레임 메모리로써 작용하고 상기 및 그 외의 다른 특수 효과가 효율적으로 수행하는 메모리 회로를 제공한다. 제2도는 본 발명의 원리에 따라 구성된 메모리 회로(14)의 블록도를 도시한 것이다. 일반적으로, 메모리 회로(14)의 양호한 실시예는 262,144개의 4-비트 폭 워드로서 구성된 메모리 저장 장치의 20²⁰즉 1,048,576 비트를 포함하는 단일 칩 집적 회로를 나타낸다. 따라서, 픽셀(12)의 전체 488×488 프레임을 버퍼하거나 저장하기 위해 충분한 양의 워드가 제공된다(제1도 참조). 각각의 픽셀을 정확하게 기술하는 데 4개 이상의 정밀(precision) 비트가 요구되는 경우에는, 추가의 메모리 회로(14)를 사용하여 이러한 추가 비트들을 저장할 수 있다.

메모리 회로(14)는 일반적으로는 직렬 억세스 모드로 동작하지만, 제한된 스케일로 메모리 회로(14)의 랜덤 억세스를 허용하는 특정한 특징을 갖고 있다. 본 분야에 숙련된 기술자들은 직렬 억세스란 데이터가 메모리내로 저장된 순서와 동일한 순서로 메모리로부터 데이터가 판독되어지는 데이터 저장 및 판독 모드를 의미하는 것을 알 수 있다. 또한, 랜덤 억세스란 기록, 판독 또는 메모리 어레이내의 랜덤 위치를 이러한 메모리 위치에 대응하는 고유 어드레스를 제공함으로써 억세스하는 능력을 의미하는 것이다.

상세히 기술하자면, 메모리 회로(14)는 양호한 실시예의 경우, 데이터의 4 비트의 데이터를 공급하는, 직렬 픽셀 데이터 입력(16a)를 포함한다. 직렬 픽셀 데이터 입력(16a)는 기록 직렬 래치(18a)의 입력 포트에 결합되고, 기록 직렬 래치(18a)의 출력 포트는 기록 레지스터(20a)의 입력 포트에 결합된다. 기록 레지스터(20a)의 출력 포트는 메모리 어레이(24)의 데이터 입력 포트(22a)에 결합된다. 양호한 실시예에서, 메모리 어레이(24)는 2¹⁸즉 262,144개의 4-비트 메모리 위치를 포함하는 다이나믹 랜덤 억세스 메모리(DRAM) 어레이이다. 메모리 어레이(24)의 데이터 출력포트(22b)는 판독 레지스터(20b)의 데이터 입력 포트에 결합되고, 판독 레지스터(20b)의 데이터 출력 포트는 판독 직렬 래치(18b)의 데이터 입력 포트에 결합된다. 판독 직렬 래치(18b)의 데이터 출력 포트는, 양호한 실시예의 경우, 4비트의 데이터를 제공하는, 직렬 픽셀 데이터 출력(16b)에 결합된다.

직렬 기록 클럭 단자(26a)는 기록 어드레스 발생기(28a), 조정 및 제어 회로(30), 및 기록 직렬 래치(18a)의 클럭 입력에 결합된다. 이와 유사하게, 직렬 판독 클럭 단자(26b)는 판독 어드레스 발생기(28b), 조정 및 제어 회로(30), 및 판독 직렬 래치(18b)의 클럭 입력에 결합된다. 리프레쉬(refresh) 어드레스 및 타이밍 회로(32)는 조정 및 제어 회로(30)의 입력에 결합된 출력을 갖고 있고, 조정 및 제어 회로(30)으로 부터의 출력들은 기록 레지스터(20a)의 클럭 입력, 판독 레지스터(20b)의 클럭 입력, 메모리 어레이(24)의 제어 입력, 및 메모리 어레이(24)의 어드레스 입력에 결합한다.

제2도에 도시한 바와 같이, 어드레스 발생기 (28a 및 28b)는 양호한 실시예의 경우, 구조적으로 서로 유사하다. 그러므로, 기록 제어 데이터 단자(34a)는 기록 어드레스 발생기(28a)내의 어드레스 버퍼 레지스터(36a)의 직렬 데이터 입력에 결합된다. 판독 제어 데이터 단자(34b)는 판독 어드레스 발생기(28b)내의 어드레스 버퍼 레지스터(36b)내의 직렬 데이터 입력에 결합된다. 이와 마찬가지로, 기록 제어 스트로브 단자(38a)는 어드레스 버퍼 레지스터(36a)의 클럭 입력에 결합되고, 판독 제어 스트로브 단자(38b)는 어드레스 버퍼 레지스터(36b)의 클럭 입력에 결합된다. 어드레스 버퍼 레지스터(36a)의 데이터 출력은 어드레스 순차기 (40a)의 데이터 입력에 결합되고, 어드레스 버퍼 레시스터(36b)의 데이터 출력은 어드레스 순차기(40b)의 데이터 입력에 결합한다. 기록 리셋트 단자(42a)는 어드레스 순차기(40a)의 클리어 입력에 결합되고, 기록 전송 단자(44a)는 어드레스 순차기(40a)의 프리셋트 입력에 결합된다. 판독 리셋트 단자(42b)는 어드레스 순차기(40b)의 클리어 입력에 결합되고, 판독 전송 단자(44b)는 어드레스 순차기(40b)의 프리셋트 입력에 결합된다. 단자(26a)는 어드레스 발생기(28a)내의 어드레스 순차기(40a)의 클럭 입력에 결합되고, 단자(26b)는 어드레스 발생기(28b)내의 어드레스 순차기(40b)의 클럭 입력에 결합된다. 어드레스 순차기(40a)의 출력(46a)는 어드레스 발생기(28a)로부터의 출력 신호를 나타내며, 조정 및 제어회로(30)의 입력에 결합된다. 이와 마찬가지로, 어드레스 순차기(40b)의 출력(46b)는 어드레스 발생기(20b)로부터의 출력 신호를 나타내며, 조정 및 제어 회로(30)의 입력에 결합된다. 메모리 회로(14)는 20 핀 집적 회로 팩키지로 제공될 수 있다.

상술한 바와같이, 메모리 회로(14)는 직렬 또는 제한된 랜덤 억세스 모드로 동작될 수 있다. 부수적으로, 메모리 회로(14)내로의 데이터의 저장 또는 기록은 메모리 회로(14)로 부터의 데이터의 판독 또는 공급과 비동기적으로 발생할 수 있다. 메모리 회로(14)는 단자(42a)를 통해 기록 리셋트 신호를 활성화시켜 어드레스 순차기(40a)를 클리어시킴으로써 직렬로 기록될 수 있다. 다음에, 단자(26)에서 직렬 기록 클럭 신호를 단정(asserting)하면서 데이터 입력(16a)에서 4비트 데이터 니블(nibble)을 인가시킴으로써 4 비트폭 직렬 데이터 스트림이 메모리 회로(16a)내에 저장될 수 있다. 직렬 기록 클럭 신호의 한 단정(asserting)은 기록 직렬 래치(18a)가 1개의 4-비트 데이터 니블을 일시적으로 저장 또는 버퍼하게 한다. 기록 직렬 래치(18a)는 4-비트록 시프트 레지스터로서 동작한다. 그러므로, 데이터입력(16a)에서 인가된 직렬 픽셀 데이터의 데이터 스트림으로 부터의 후속하는 4-비트 니블은 직렬 기록 클럭 신호의 후속적인 단정시에 직렬 래치(18a)내로 시프트된다.

또한, 직렬 기록 클럭 신호의 각각의 단정에 의해 기록 어드레스 발생기(28a)의 어드레스 순차기(40a)는 조정 및 제어회로(30)에 새로운 랜덤 억세스 어드레스를 공급하게 된다. 바꾸어 말하면, 어드레스 순차기(40a)는 기록 직렬 래치(18a)내에 저장되어 있는 데이터 스트림에 대응하는 어드레스 스트림을 조정 및 제어 회로(30)에 제공한다.

조정 및 제어 회로(30)은 어드레스 발생기(28a-28b) 및 리프레쉬 어드레스 및 타이밍 회로(32)로부터 어드레스를 수신한다. 회로(30)은 이 입력들 상에 제공된 어드레스 중 어느 것이 메모리 어레이(24)로 전송되어야 하는지를 결정하기 위해 이 입력들 및 여러 가지 타이밍 신호를 모니터한다. 조정 및 제어 회로(30)은 메모리 어레이(24)를 구성하는 다이나믹 메모리의 타이밍 동작을 제어하기 위한 통상의 논리회로를 포함한다. 그러므로, 조정 및 제어 회로(30)은 데이터가 메모리 어레이(24)내로 기록될 수 있도록 어레이(24)상으로 어드레스 발생기(28a)에 의해 발생된 어드레스를 통과시키지만, 메모리 어레이(24)의 리프레쉬 동작 또는 판독 억세스에 기인하여 지연이 발생할 수 있다. 따라서, 조정 및 제어 회로(30)은 메모리 어레이(24)로의 즉시 억세스가 차단될 때 어드레스 발생기(28a-29b)에 의해 발생된 어드레스가 상실되지 않도록 하기 위한 저장 장치를 추가로 포함할 수 있다. 조정 및 제어 회로(30)이 직렬 픽셀 데이터가 메모리 어레이(24)내로 기록될 수 있는 시각을 식별할 때, 이러한 데이터는 기록 직렬 래치(18a)로부터 기록 레지스터(20a)내로 전송된 다음에 메모리 어레이(24)내로 기록된다. 따라서, 기록 직렬 래치(18a) 및 기록 레지스터(20a)는 협동하여 메모리 회로(14)내로의 직렬 픽셀 데이터의 저장에 대해 메모리 어레이(24)의 비동기적 동작을 허용하는 2중 버퍼링 구조를 나타낸다.

메모리 어레이(24)로 부터의 데이터의 판독은 메모리 어레이(24)내로의 데이터의 저장에 관한 상기 설명과 유사한 방식으로 발생한다. 그러므로, 어드레스 발생기(28b)에 의해 발생된 어드레스 메모리 어레이(24)로 부터의 데이터가 판독 레지스터(20b)내로 판독되기에 적당한 시기에 조정 및 제어 회로(30)을 통하여 전송된다. 그 다음에, 이러한 데이터는 단자(26b)에서의 직렬 판독 클럭 신호 인가를 통하여 데이터 출력단자(16b)에 제공될 수 있도록 판독 질렬 래치(18b)내로 전송된다. 직렬 데이터는 메모리 어레이(24)의 동작과 비동기적으로 EH한 단자(16a)에서의 메모리(14)내로의 직렬 픽셀 데이터 저장과 비동기적으로 출력(16b)에 제공된다.

메모리 회로(14)의 제한적인 랜덤 억세스 특징은 어드레스 발생기(28a-28b)를 통하여 제공된다. 제2도에 도시한 메모리 회로(14)의 실시예에서, 기록 어드레스 발생기(28a) 및 판독 어드레스 발생기(28b)는, 판독 어드레스 발생기(28b)가 판독 어드레스를 제공하고 기록 어드레스 발생기(28a)가 기록 어드레스를 제공하는 것을 제외하고는, 구조적 및 동작적으로 동일하다. 따라서, 2개의 어드레스 발생기(28a-28b)에 대해서는 기록 어드레스 발생기(28a)만을 참조하여 다음에 설명하기로 한다. 본 분야에 숙련된 기술자들은 판독 어드레스 발생기(28b)가 양호한 실시예의 경우 동일하게 동작한다는 것을 알 수 있을 것이다.

랜덤 억세스 어드레스는 이 어드레스가 순차적 방식으로 제어 데이터 단자(34a)에 인가되어, 유효 데이터가 단자(34a)에 나타날 때 단자(38a)에 인가된 제어 스트로브 신호를 활성화시킴으로써 어드레스 버퍼 레지스터(36a)는 직렬로 로드 될 수 있다. 그러므로, 제2도에 도시한 실시예에서, 어드레스 버퍼 레지스터(36a)는 직렬 시프트 레지스터를 나타낸다.

직렬 시프트 레지스터를 사용함으로써 병렬 로드 레지스터와 비교한 경우 집적 회로내에 메모리 회로(14)를 집적 회로로 구성하는데 필요한 외부 핀의 수를 절약하게 된다. 랜덤 억세스 어드레스가 어드레스 버퍼 레지스터(36a)내로 입력된 후에는, 이 어드레스는 단자(44a)에서의 기록 전송 신호 인가에 의해 데이터 순차기(40a)로 전송될 수 있다. 본 발명의 양호한 실시예에서, 어드레스 순차기(40a)는 프리셋트 가능한 2진 카운터 또는 그외의 다른 프리셋트가능한 순차화 회로를 나타낼 수 있다. 그러므로, 전송된 어드레스에 의해 어드레스 발생기(28a)에서 후속하여 발생되는 어드레스의 시퀀스가 개시된다. 어드레스 순차기 (40a)가 2진 카운터를 나타내는 경우에, 후속하는 어드레스는 이 프리셋 값에서 시작하여 증가하거나 감소하게 된다.

메모리 어레이(24)가 메모리의 2¹⁸개의 4-비트 워드를 포함하는 경우에, 어드레스 버퍼 레지스터(36a)는 18 비트 레지스터를 나타내는 것이 바람직 할 수 있고, 어드레스 순차기(40a)는 18-비트 카운터, 또는 그 외의 다른 순차화 회로를 나타낼 수 있다. 한편, 어드레스 버퍼 레지스터(36a) 및 어드레스 순차기(40a)는 예를들어 9-비트와 같은 적은 수의 비트를 포함할 수 있다. 9-비트인 경우, 어드레스 버퍼 레지스터(36a)에 의해 제공된 랜덤 억세스 어드레스는 각각의 페이지(page) 또는 행이 2⁹즉 512개의 메모리 워드를 포함하는 메모리 페이지 또는 행의 개시부를 억세스할 수 있다.

제한적인 랜덤 억세스 특징을 제공하기 위해 어드레스 버퍼 레지스터(36a)가 제공됨으로써 메모리 회로(14)를 줌 특수 효과에 효율적으로 사용할 수 있다. 예를 들어, 줌 효과는 직렬 억세스 모드를 사용하여 메모리 어레이(24)내로 메모리의 전체프레임을 기록함으로써 달성될 수 있다. 제1도내의 행 i 열 m에 배치된 픽셀의 어드레스와 같은 개시부 픽셀 어드레스는, 판독 어드레스 버퍼 레지스터(36b)내로 로드되고 어드레스 순차기(40b)로 전송될 수 있다. 전체 프레임으로 확장될 프레임(10)의 부분의 행 i와 같은 제1행은, 예를 들어 행 i, 열n에 대응하는 픽셀이 출력단자(16b)에 나타날 때까지, 직렬 또는 순차 모드로 메로리 어레이(24)로부터 판독될 수 있다. 행은 랜덤 억세스 어드레스를 어드레스 버퍼 레지스터(36b)로부터 어드레스 순차기(40b)로 전송함으로써 수직 줌을 달성시키는데 필요한 때마다 자주 반복될 수 있다. 그 다음에 행 i+1 및 열 m에 배치된 픽셀에 대응하는 어드레스는 어드레스 버퍼 레지스터(36b)내로 로드되어 어드레스 순차기(40b)로 전송될 수 있다. 이러한 과정은 확장될 프레임의 최종 픽셀이 메모리 어레이(24)로부터 출력될 때까지 계속된다. 이러한 특징으로 인해, 비디오 시스템은 픽셀(12a, 제1도에 도시)등의 개시 어드레스에서 메모리 회로(12)의 억세스를 시작할 필요가 없으며 메모리 어레이(24)내에 저장된 억세스 비활성 픽셀을 억세스할 필요가 없어 동작이 보다 고속으로 된다.

본 발명에서는 어드레스 발생기(28a-29b)의 다른 실시예를 고려할 수 있다. 어드레스 발생기(28a-29b)의 다른 제1실시예는 제3도에 도시되어 있다. 제3도에는 한 개의 어드레스 발생기(28)만 도시되어 있다. 제3도에 도시한 어드레스 발생기(28)은 기록 어드레스 발생기(28a) 또는 판독 어드레스 발생기(28b)로서 동작할 수 있다(제2도 참조).

어드레스 발생기(28)의 이 다른 제1실시예에서, 어드레스 버퍼 레지스터(36)은 직렬 및 병렬로 로드될 수 있다. 그러므로, 제2도에 관련하여 상술한 바와 같이 기록 제어 데이터 단자(34a) 또는 판독 제어 레지스터(34b)로 나타날 수 있는 제어 데이터 단자(34)는 어드레스 버퍼 레지스터(36)의 직렬 데이타 입력에 결합된다. 제어 스트로브 단자(38)은 어드레스 버퍼 레지스터(36)의 직렬클럭 입력 및 어드레스 오프셋(offset) 레지스터(48)의 직렬 클럭 입력에 결합된다. 어드레스 버퍼 레지스터(36)의 병렬 데이터 출력은 가산기(50)의 제1 입력 및 어드레스 순차기(40)의 데이터 입력에 결합된다. 어드레스 오프셋 레지스터(46)의 병렬 데이터 출력은 가산기(50)의 제2입력에 결합된다. 가산기(50)의 출력은 어드레스 버퍼 레지스터(36)의 병렬 데이터 입력에 결합되고, 전송 단자(44)는 어드레스 버퍼(36)의 병렬 클럭 입력 및 어드레스 순차기(40)의 프리셋트 입력에 결합된다. 어드레스 버퍼 레지스터(36)의 병렬 데이터 출력으로 부터의 최상위 비트 또는 직렬 출력 비트느 어드레스 오프셋 레지스터(48)의 직렬 데이터 입력에 결합된다. 직렬 클럭 단자(26)은 어드레스 순차기(40)의 클럭 입력에 결합되고, 리셋트 단자(42)는 어드레스 순차기(40)의 클리어 입력에 결합된다. 어드레스 순차기(40)의 데이터 출력은 어드레스 발생기 출력(46)에 결합된다.

어드레스 버퍼 레지스터(36) 및 어드레스 순차기(40)은 다른 제1 실시예에서 제2도의 어드레스 발생기(28a-28b)에 관련하여 상술한 동작과 유사하게 동작한다. 그러나, 이 다른 제1 실시예에서, 단자(34)에 제공된 제어 데이터는 어드레스 버퍼 레지스터(36) 및 어드레스 오프셋 레지스터(48)의 내용을 모두 로드시키기 위해 사용된다. 그러므로, 제어 데이터의 추가 비트들은 추가 집적 회로 핀을 필요로 하지 않고서 메모리 회로(14)내로 로드된다. 또한, 어드레스 오프셋 레지스터(48)로 부터의 최상위 비트 또는 직렬 출력 비트(51)은 판독 및 기록 어드레스 발생기(28a 또는 28b)중 나머지 발생기의 제어 데이타 입력으로 전송되는 것이 바람직할 수 있다(제1도 참조). 또한, 단자(38)에 인가된 제어 스트로브 신호는 제2도의 제어 스트로브단자(38a 또는 38b) 중 나머지 단자로 전송될 수 있다. 어드레스 발생기(28a와 28b)사이의 이 2개의 접속부에 의해 제2도에 도시한 구조에서 2개의 집적 회로 핀이 제거된다.

본 발명의 다른 제1실시예에서, 어드레스 오프셋 레지스터(48)내에 포함된 제어 데이터가 어드레스 버퍼 레지스터(36)내에 포함된 현재의 초기 어드레스 값에 추가되어 새로운 초기설정 랜덤 억세스 어드레스 값이 제공된다. 이 새로운 초기설정치는 현재의 어드레스 값이 어드레스 순차기(40)내로 전송될 때 어드레스 버퍼 레지스터(36)내로 로드된다.

또한 제1도를 다시 참조하면, 본 발명의 다른 제1 실시예는 예를들어, 줌 특수 효과를 수행하는데 유리하게 될 수 있다. 그러므로, 어드레스 오프셋 레지스터(48)내로 로드된 어드레스 오프셋 값은 한 행의 열 n과 다음 행의 열 m상이에서 발생하는 비활성 픽셀량을 나타낼 수 있다. 각각의 프레임 행의 단부에서, 전송 신호가 단자(44)상에 단정될 수 있고, 다음 행의 열 n에 대응하는 다음 활성 픽셀의 랜덤 억세스 어드레스가 다이나믹으로 계산되어, 어드레스 버퍼 레지스터(36)내에 저장되어 메모리 회로(1)으로의 순차적인 억세스의 다른 시퀀스를 개시한다. 메모리 회로(14)의 외부 소자가 이 어드레스를 계산할 필요가 없기 때문에 메모리 회로(14)를 사용하는 비디오 시스템의 복잡성이 감소된다.

제2도의 어드레스 발생기(28a-28b)의 다른 제2 실시예가 제4도에 도시되어 있다. 제4도의 실시예는 랜덤 억세스 어드레스가 병렬 방식으로 어드레스 버퍼 레지스터(36)내로 로드될 수 있어, 통상적인 마이크로프로세서 집적 회로와 더욱 호환성이 있게 될 수 있다는 것을 나타낸다. 그러나, 이 실시예를 수행하는데 필요한 집적 회로 핀의 수는 제2도 및 제3도에 관력하여 상술한 실시예 보다 증가된다. 또한, 제4도에는 어드레스 버퍼 레지스터(36) 외에도 다른 어드레스 버퍼 레지스터(52)를 포함하는 것으로 도시되어 있다. 상세히 기술하자면, 제어 데이터 단자(34)는 어드레스 버퍼 레지스터(36)의 각각의 8-비트 부분(54a, 54b 및 54c)의 데이터 입력에 결합되는 8-비트 마이크로프로세서 데이터 버스를 제공하는 것이 바람직할 수 있다. 또한, 제어 데이터 단자(34)는 다른 어드레스 버퍼 레지스터(52)의 각각의 8-비트 부분(56a, 56b 및 56c)의 데이터 입력에 결합된다. 각 부분(54a-54c)의 데이터 출력들은 함께 멀티플렉서(58)의 제1 데이터 입력에 결합되는 24-비트 버스를 형성한다. 이와 마찬가지로, 각각의 부분(56a-56c)의 데이터 출력들은 멀티플렉서(58)의 제2 데이터 입력에 결합되는 24-비트 버스를 형성한다. 멀티플렉서(58)의 데이터 출력은 이 다른 제2 실시예에서 어드레스 순차기(40)으로서 작용하는 2진 카운터의 데이터 입력에 결합된다. 물론, 본 분야에서 숙련된 기술자들은 어드레스 버퍼 레지스터(36) 및 다른 어드레스 버퍼 레지스터(52)내에 포함된 서브레지스터의 수 및 상술한 버스내에 포함된 비트의 수는 특정한 응용 요구 조건에 따라 상당히 변화될 수 있다는 것을 알 수 있을 것이다.

또한, 마이크로프로세서 어드레스 입력 단자(60a, 60b 및 60c)는 디코더(62)의 어드레스 입력에 결합되고 어드레스 입력단자(60d)는 디코더(62)의 엔에이블 입력에 결합된다. 상술한 제어 스트로브 단자(38)은 디코더(62)의 엔에이블 입력에 결합된다. 상술한 제어 스트로브 단자(38)은 디코더(62)의 엔에이블 입력에 결합된다. 디코더(62)의 출력 01-06은 각각의 어드레스 버퍼 레지스터 부분(54a-54c)의 클럭 입력 및 각각의 다른 어드레스 버퍼 레지스터 부분(56a-56c)의 클럭 입력에 각각 결합된다. 디코더(62)로 부터의 출력 07은 클럭 입력의 활성화시에 토글되도록 구성된 플립 플롭(64)의 클럭 입력에 결합된다. 플립 플롭(64)의 출력은 멀티플렉서(58)의 선택 입력에 결합된다. 디코더(62)의 출력 08은 2진 카운터(40)의 프리셋트 입력에 결합된다. 직렬 클럭(26)은 2진 카운터(40)의 클럭 입력에 결합되고, 리셋트 단자(42)는 플립 플롭(64)의 클리어 입력 및 2진 카운터(40)의 클리어 입력에 결합된다. 2진 카운터(40)의 출력은 어드레스 발생기(28)의 출력(46)에 결합된다.

어드레스 발생기(28)의 다른 제2 실시예에서는, 한 초기설정 랜덤 억세스 어드레스는 레지스터(36)내에 저장될 수 있으며, 한편 다른 초기설정 랜덤 억세스 어드레스는 다른 어드레스 버퍼 레지스터(52)내에 저장된다. 마이크로프로세서(도시 안됨)는 단자(60a-60c)상에 인가된 신호에 의해 지정된 어드레스에 대한 통상적인 메모리 또는 I/O 기록 동작을 통하여 메모리 회로(14)내에 이 어드레스들을 저장할 수 있다. 단자(60d)에 인가된 어드레스 입력 비트에 의해 기록 어드레스 발생기(28a)와 판독 어드레스 발생기(28b)를 유리하게 구별할 수 있다(제1도 참조). 리셋트 단자(42)에 활성 신호를 인가함으로써, 플립 플롭(64) 및 2진 카운터(40)은 클리어된 상태로 초기설정될 수 있다. 이때, 어드레스 발생기(28)은 제2도에 관련하여 상술한 것과 거의 유사하게 동작한다. 그러나, 다른 어드레스 버퍼(52)내에 저장된 다른 랜덤 억세스 어드레스는 선택적으로 2진 카운터(40)을 프리셋트시킬 수 있다. 데이터를 2진 카운터(20)내로 전송시키는 마이크로프로세서 기록 동작이전에 행해지는, 플립 플롭(54)를 토글시키는 마이크로프로세서 기록 동작은 다른 랜덤 억세스 어드레스로 2진 카운터(40)을 프리셋트시킨다. 플립 플롭(64)는 디코더(62)의 출력 07을 활성화시키는 어드레스에 대한 기록 동작을 수행함으로써 토글될 수 있다. 어드레스 버퍼 레지스터(36 및 52)중 선택된 레지스터로 부터의 전송 동작은 디코더(62)의 출력 08을 활성화시키는 어드레스에 대한 기록 동작을 함으로써 발생한다.

다른 어드레스 버퍼 레지스터(52)는 데이터의 1프레임내의 1라인을 효율적으로 버퍼하기 위해 비디오 시스템에 의해 유리하게 사용될 수 있다. 양호한 실시예의 메모리 회로(14)가 2¹⁸즉 262,144개의 픽셀을 수용하기에 충분한 양의 메모리를 포함하기 때문에, 메모리 회로(14)는 예를 들어 480 픽셀 열 x 480 픽셀 행을 포함하는 데이터의 단일 프레임을 저장하기 위해 사용될 때 사용되지 않은 메모리 영역을 갖고 있다. 따라서, 메모리 중 사용되지 않은 부분내에 랜덤 억세스 어드레스는 다른 어드레스 버퍼 레지스터(52)내로 로드될 수 있다. 1프레임의 단일 라인은 이 다른 어드레스 값을 2진 카운터(40)에 전송한 다음, 메모리 회로(14) 중 그 외의 사용되지 않은 부분내로 픽셀의 이러한 라인을 순차적으로 저장함으로써, 메모리 회로(14)내에 효율적으로 저장될 수 있다.

또한, 본 발명에서는 어드레스 순차기(40)에 대한 다른 실시예를 고려한다. 제4도에 도시한 바와 같이, 어드레스 순차기(40)은 통상적인 프리셋트가능하고, 클리어 가능한, 2진 카운터를 나타낼 수 있다. 이러한 회로는 본 분야에 숙련된 기술자들에게 공지되어 있으므로, 본 명세서에서는 상세히 설명하지 않기로 한다. 그러나, 어드레스 순차기(40)은 선택적으로 1 값과 다를 수 있는 가변 스텝값만큼 증가되거나 감소되는 회로를 나타낼 수 있다. 이러한 회로는 제5도에 도시되어 있다.

따라서, 제5도에서, 어드레스 순차기의 데이터 입력은 멀티플렉서(66)의 제1 입력에 결합되고, 어드레스 순차기의 프리셋트 단자는 멀티플렉서(66)의 선택 입력에 결합된다. 멀티플렉서(66)의 출력은 레지스터(68)의 데이터 입력에 결합되고, 어드레스 순차기(40)의 클럭 입력은 레지스터(68)의 클럭 입력에 결합된다. 이와 마찬가지로, 리셋트 단자(42)는 레지스터(68)의 클리어 입력에 결합된다. 레지스터(68)의 데이터 출력은 어드레스 순차기(40)의 데이터 출력을 제공하고 부수적으로 가산기(70)의 제1입력에 결합된다. 가산기(70)의 출력은 멀티플렉서(66)의 제2입력에 결합된다. 제2내지 제4도에 관련하여 상술한 제어 데이터 단자(34)는 레지스터(72)의 데이터 입력에 결합된다. 또한, 제2내지 제4도에 관련하여 상술한 제어 스트로브 단자(38)은 레지스터(72)의 클럭 입력에 결합된다. 레지스터(72)의 데이터 출력은 가산기(70)의 제2입력에 결합된다.

어드레스 순차기(40)에 대한 제5도의 실시예에서, 레지스터(72)는 제2내지 제4도에 관련하여 상술한 바와 같이 병렬 또는 직렬로 로드된 레지스터를 나타낼 수 있다. 또한, 레지스터(72)가 직렬로 로드된 레지스터를 나타내는 경우에, 레지스터(72)는 제3도에 관련하여 상술한 바와 같이 장쇄(long chain)의 직렬로 로드 레지스터들로 결합된 많은 레지스터 중 한 레지스터를 나타낼 수 있다. 레지스터(72)내로 로드된 데이터는 어드레스 순차기(40)로 하여금 어드레스 발생기(28)의 출력(46)에서 연속 어드레스를 발생시키게 하는 증가 스텝(step)을 나타내도록 의도한 것이다. 어드레스 순자기(40)의 현재 출력은 가산기(70)에서 이 스텝 증분값에 가산되고, 멀티 플렉서(66)을 통하여 레지스터(68)로 다시 전송된다. 그러므로, 어드레스 순차기(40)에 의해 발생된 후속적인 어드레스는 이전의 어드레스와 레지스터(72)내에 포함된 어드레스 스텝 증분의 합과 같게 된다. 이 어드레스 단계 증분은 1 값과 동일하게 될 필요가 없고 소정의 정(+) 또는 부(-)의 값과 동일하게 될 수 있다. 더구나, 레지스터(72), 가산기(70), 멀티플렉서(66), 및 레지스터(68)을 함께 결합시키는 버스내에 포함된 비트의 수가 어드레스 순차기(40)의 출력에 제공된 비트의 수보다 큰 경우에, 후속적인 어드레스는 부분 스텝에서 증분될 수 있다.

어드레스 순차기(40)은 프리셋트 단자상에 활성 신호를 인가하고, 데이터 입력 단자에 데이터를 공급하며, 어드레스 순차기(40)의 클럭 신호를 클럭함으로써 랜덤 억세스 어드레스로 프리셋트되거나 초기설정될 수 있다. 그러므로, 이 초기설정 랜덤 억세스 값은 레지스터(68)내로 직접 로드된다. 또한, 어드레스 순차기(40)은 리셋트 신호를 클리어 입력 단자에 인가시킴으로써 클리어되거나 리셋트될 수 있다.

제1도를 다시 참조하면, 제5도에 도시한 어드레스 순차기(40)은 전체 프레임이 제1도에 도시한 하부 우측 부분과 같은, 비디오 스크린의 소규모 부분에서만 디스플레이되는 분할 스크린 특수 효과를 수행하는데 유용하다. 이 특수 효과에 의해, 메모리 회로(14)가 그 내부에 저장된 프레임(10)의 모든 픽셀(12)를 갖고 있는 경우에, 선정된 수의 저장된 픽셀의 모든 그룹중 한 그룹만이 축소된 스크린을 구성하는데 활다이나믹으로 된다. 제5도에 도시한 어드레스 순차기(40)은 비활성 픽셀 어드레스를 생략시킨 어드레스의 시퀀스를 공급함으로써 메모리 회로(14)가 활성 픽셀만을 제공할 수 있도록 하게 한다.

요약하면, 본 발명은 비디오 시스템이 특수 효과를 효율적으로 수행하게 하는 메모리 회로를 제공한다. 상세히 기술하자면, 여러 가지 제한적인 랜덤 억세싱 특징을 포함함으로써 메모리 회로(14)가 비활성 픽셀이 아니라 소정의 특수 효과용의 활성 픽셀만을 저장하거나 제공할 수 있게 한다. 결과적으로, 활성 픽셀은 종래 기술의 프레임 메모리 회로의 사용시에 발생하는 것보다 더욱 신속하게 메모리 회로(14)로부터 검색될 수 있다.

상기 설명은 본 발명을 설명하기 위해 양호한 실시예를 사용한 것이다. 그러나, 본 분야에 숙련된 기술자들은 본 발명의 범위를 벗어나지 않고서 본 발명을 변형 및 수정할 수 있다는 것을 알 수 있을 것이다. 예를 들어, 판독 어드레스 발생기(28b)는 기록 어드레스 발생기(28a)와 정확하게 동일할 필요가 없다. 또한, 제3내지 제5도에 도시한 실시예는 다른 실시예가 되는 것으로 상술 하였으나, 본 분야에 숙련된 기술자들은 다른 실시예들 중 하나 이상의 실시예로부터 본 발명의 원리를 결합시켜 단일 프레임 메모리 회로(14)를 구성할 수도 있다. 또한, 본 분야에 숙련된 기술자들은 추가의 어드레스 프로세싱 능력을 프레임 메모리 회로(14)내에 구축할 수 있다는 것을 알 수 있을 것이다. 이러한 부수적인 어드레스 프로세싱 능력은 프레임 라인의 단부를 표시하는 신호, 프레임의 단부를 표시하는 신호, 및 라인의 단부 및 프레임 신호 단부의 발생시 어드레스 순차기로의 랜덤 억세스 어드레스의 자동 전송을 추가하는 것을 포함할 수 있다. 또한, 특정 프레임 및 메모리 어레이 크기가 본 발명의 이해를 돕기 위해서 본 명세서에 제시되었지만, 본 발명은 랜덤 특정 크기에 제한되는 것은 아니다. 본 분야에 숙련된 기술자들에 의해 행해질 수 있는 변형 및 그외 다른 변형은 본 발명의 범위 내에 포함된다.

Claims

동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서, A) 단일의 집적 회로 칩과, B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드(leads) 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤하게 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와, C) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지(edge)로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와, D) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 소정 개수의 복수 어드레스 단자와 상기 소정 개수의 복수 어드레스 단자와 동수의 고정된 어드레스 비트수를 각각 래치하는 복수의 레지스터를 포함하되, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하고 상기 클럭 단자가 상기 연속되는 클럭 단자기 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와, E) 상기 복수의 레지스터 중 적어도 하나와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 적어도 하나의 레지스터로부터 상기 어드레스 신호를 수신하고 어드레스 신호를 상기 어레이 어드레스 리드에 공급하여 상기 어레이내의 어드레스가능한 영역을 억세스하며, 상기 적어도 하나의 레지스터로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스를 순차화시키는 어드레스 순차기와, F) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며, ⅰ) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와, ⅱ) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신된 상기 데이터 워드 신호를 직렬로 래치하며 수신된 상기 데이터 신호를 상기 어레이 데이터 리드에 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트를 포함하는 것을 특징으로 하는 동기식 다이나믹 랜덤 억세스 메모리 장치.
동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서, A)단일의 집적 회로 칩과, B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤하게 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 어드레스된 각 영역으로부터 데이터 비트의 한 워드를 상기 어레이 데이터 리드 내로 판독 입력하는 다이나믹 랜덤 억세스 메모리 어레이와, C) 상기 칩 집적 회로 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와, D) 상기 칩 상에 형성되며, 상기 칩외부로부터 병렬 어드레스 신호를 수신하는 소정 개수의 복수 어드레스 단자와 상기 소정 개수의 복수 어드레스 단자와 동수의 고정된 어드레스 비트수를 각각 래치하는 복수의 레지스터를 포함하되, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하고 상기 클럭단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와, E) 상기 복수의 레지스터 중 적어도 하나와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 적어도 하나의 레지스터로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하여 상기 어레이내의 어드레스가능한 영역을 억세스하며, 상기 적어도 하나의 레지스터로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스를 순차화시키는 어드레스 순차기와, F) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며, ⅰ) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와, ⅱ) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 어레이 데이터 리드로부터 수신된 상기 데이터 워드 신호를 직렬로 래치하며 상기 클럭 신호와 동기로 상기 수신된 데이터 신호를 상기 데이터 단자로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역으로부터 상기 데이터 신호를 판독하기 위한 적어도 하나의 판독 직렬 래치를 포함하는 데이터 포트를 포함하는 것을 특징으로 하는 동기식 다이나믹 랜덤 억세스 메모리 장치.
동기식 데이터 전송 시스템에 있어서, A) 어드레스 포트를 포함하는 프로세서로서, 상기 어드레스 포트는 시간적으로 분리된 복수의 그룹으로 발생하며 메모리내의 랜덤 영역의 어드레스를 표시하는 병렬 어드레스 신호를 상기 프로세서의 외부로 전송하는 소정 개수의 복수 어드레스 단자를 포함하는 프로세서와, b) 다이나믹 랜덤 억세스 메모리 장치로서, ⅰ) 단일의 집적 회로 칩과, ⅱ) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와, ⅲ) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와, ⅳ) 상기 칩 상에 형성되며, 상기 프로세서의 상기 소정수의 복수 어드레스 단자에 결합되어 상기 프로세서로부터 병렬 어드레스 신호를 수신하는 소정수의 복수 어드레스 단자와 상기 소정수의 복수 어드레스 단자와 동수의 고정된 어드레스 비트수를 각각 래치하는 복수의 레지스터를 포함하되, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하고 상기 클럭 단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와, ⅴ) 상기 복수의 레지스터 중 적어도 하나와 상기 어레이 어드레스 리드사이와 상기 클럭 신호 단자에 결합되어, 상기 적어도 하나의 레지스터로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하여 상기 어레이내의 어드레스가능한 영역을 억세스하며, 상기 적어도 하나의 레지스터로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하는 어드레스를 순차화시키는 어드레스 순차기와, ⅵ) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며, a) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와, b) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신된 상기 데이터 워드 신호를 직렬로 래치하며 상기 수신된 데이터 신호를 상기 어레이 데이터 리드로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트를 포함하는 것을 특징으로 하는 동기식 데이터 전송 시스템.
칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이타 비트의 한 데이타 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이에 데이터를 동기식으로 기록하기 위한 방법에 있어서, A)규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성되며 상기 메모리 어레이의 동작 동안 연속되는 클럭 신호를 상기 칩에 인가하는 단계와, B) 상기 칩으로의 상기 연속하는 클럭 신호의 인가와 동시에, 병렬 어드레스 신호를 상기 칩 상의 어드레스 단자에 시간적으로 분리된 복수의 그룹으로 인가하여 상기 어레이내의 랜덤 영역을 어드레스하는 단계와, C) 상기 병렬 어드레스 신호가 상기 칩에 인가될 때 상기 병렬 어드레스 신호의 각 그룹을 래치하는 단계와, D) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 데이터 단자에 인가하는 단계와, E) 상기 병렬 데이터 신호를 상기 어레이 데이터 리드로 전달하는 단계와, F) 상기 어레이내의 상기 랜덤 영역을 어드레스하는 래치된 상기 어드레스 신호로부터 시작하여 어드레스 신호의 시퀀스를 발생하는 단계와, G) 상기 어드레스 신호의 시퀀스를 상기 어레이 어드레스 리드에 인가하여 상기 데이터 신호가 기록되어질 상기 어레이내의 영역을 어드레스하는 단계를 포함하는 것을 특징으로 하는 다이나믹 억세스 메모리 어레이로의 데이터 기록 방법.
동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서, A) 단일의 집적 회로 칩과,

B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하여, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와, C) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와, D) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하되, 수신된 상기 어드레스 신호는 상기 클럭 단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와, E) 상기 어드레스 포트와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 어드레스 포트로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하며 상기 어드레스 포트로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스들을 순차화시키는 어드레스 순차기와, F) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며, ⅰ) 각각의 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와, ⅱ) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신되는 상기 데이터 워드 신호를 직렬로 래치하며 상기 수신된 데이터 신호를 상기 어레이 데이터 리드로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트와, G) 상기 복수의 어드레스 단자 및 상기 어드레스 순차기에 접속되어, 상기 어드레스 단자로부터 상기 어드레스 순차기에서 발생된 어드레스를 제어하기 위한 어드레스 제어 데이터 신호를 수신하는 제어 데이터 버퍼를 포함하는 것을 특징으로 하는 동기식 다이나믹 랜덤 억세스 메모리 장치.
데이터 시스템에 있어서, A) 동기식 다이나믹 랜덤 억세스 메모리 장치로서, ⅰ) 단일의 집적 회로 칩과, ⅱ) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이와, ⅲ) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 메모리 장치의 동작 동안 연속되는 클럭 신호를 수신하는 클럭 신호 단자와, ⅳ) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하되, 수신된 상기 어드레스 신호는 상기 클럭단자가 상기 연속되는 클럭 신호를 수신할 때와 동시에 수신되며 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와, ⅴ) 상기 어드레스 포트와 상기 어레이 어드레스 리드 사이와 상기 클럭 신호 단자에 결합되어, 상기 어드레스 포트로부터 상기 어드레스 신호를 수신하고 상기 어드레스 신호를 상기 어레이 어드레스 리드에 공급하며, 상기 어드레스 포트로부터 수신된 상기 어레이내의 상기 랜덤 영역의 어드레스에서 시작하여 통과하는 어드레스들을 순차화시키는 어드레스 순차기와, ⅵ) 상기 칩 상에 형성되고 상기 어레이 데이터 리드 및 상기 클럭 신호 단자에 접속되며, a) 각 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 상기 클럭 신호와 동기로 수신하기 위한 복수의 데이터 단자와, b) 상기 데이터 단자와 상기 어레이 데이터 리드 사이에 직렬 접속되어, 상기 클럭 신호와 동기로 상기 데이터 단자에서 수신되는 상기 데이터 워드 신호를 직렬로 래치하며 상기 수신된 데이터 신호를 상기 어레이 데이터 리드로 전달하여 수신된 상기 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하기 위한 적어도 하나의 기록 직렬 래치를 포함하는 데이터 포트와, ⅶ) 상기 복수의 어드레스 단자 및 상기 어드레스 순차기에 접속되어, 상기 어드레스 단자로부터 상기 어드레스 순차기에서 발생된 어드레스를 제어하기 위한 어드레스 제어 데이터 신호를 수신하는 제어 데이터 버퍼와, B) 시간적으로 분리된 복수의 그룹으로 발생하며 메모리내의 랜덤 영역의 어드레스를 표시하는 병렬 어드레스 신호를 상기 메모리 장치의 상기 어드레스 단자로 전송하는 복수의 어드레스 단자를 갖는 어드레스 포트를 포함하며, 상기 어드레스 순차기에서 발생된 어드레스를 제어하기 위한 어드레스 제어 데이터 신호를 상기 메모리 장치의 상기 어드레스 단자로 전송하는 프로세서를 포함하는 것을 특징으로 하는 데이터 시스템.
랜덤 억세스 메모리 어레이르 사용하여 데이터의 스트림을 저장하고 공급하기 위한 방법에 있어서, A) 저장 및 공급되어지는 상기 데이터 스트림이 상기 메모리 어레이의 동작과 비동기적으로 발생하도록 상기 메모리 어레이내로의 또한 상기 메모리 어레이로 부터의 상기 데이터의 스트림을 버퍼시키는 단계와, B) 제1 랜덤 억세스 어드레스를 공급하는 단계와, C) 상기 제1 랜덤 억세스 어드레스로 초기화된 제1 어드레스 시퀀스를 발생하고, 연속하여 상기 제1 어드레스 시퀀스를 상기 랜덤 억세스 메모리 어레이에 인가하여 저장된 상기 데이터 스트림을 상기 어레이내로 기록하는 단계와, D) 상기 제1 랜덤 억세스 어드레스와는 다른 제2 랜덤 억세스 어드레스를 공급하여 제2 어드레스 시퀀스를 초기화시키는 단계와, E) 상기 제2 랜덤 억세스 어드레스로 초기화된 상기 제2 어드레스 시퀀스를 발생하고, 연속하여 상기 제2 어드레스 시퀀스를 상기 랜덤 억세스 메모리 어레이에 인가하여 상기 메모리 어레이로부터, 공급된 상기 데이터 스트림을 판독하는 단계를 포함하는 것을 특징으로 하는 데이터 스트림의 저장 및 공급 방법.
랜덤 억세스 메모리 어레이를 사용하여 데이터의 스트림을 저장하고 공급하기 위한 방법에 있어서, A) 상기 데이터 스트림의 저장 및 공급이 상기 메모리 어레이의 동작과 동기로 발생하도록 상기 메모리 어레이내로의 또한 상기 메모리 어레이로부터의 상기 데이터의 스트림을 버퍼시키는 단계와, B) 랜덤 억세스 어드레스를 공급하는 단계와, C) 상기 랜덤 억세스 어드레스로 초기화된 어드레스 시퀀스를 발생하고, 연속하여 상기 어드레스 시퀀스를 상기 랜덤 억세스 메모리 어레이에 인가하는 단계와, D) 상기 메모리 장치에 증분 스텝값을 제공하는 단계와, E) 상기 발생된 어드레스 시퀀스에서의 현재 어드레스에 상기 증분 스텝값을 가산하여 상기 어드레스 시퀀스에서 다음 어드레스를 발생하는 단계를 포함하는 것을 특징으로 하는 데이터 스트림의 저장 및 공급 방법.
다이나믹 랜덤 억세스 메모리 장치에 있어서, A)칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 랜덤 억세스 어드레스 리드를 포함하여 상기 어레이를 어드레스하는 병렬 어드레스 신호를 수신하는 다이나믹 랜덤 억세스 메모리 어레이와, B)상기 다이나믹 랜덤 억세스 메모리 장치의 외부로부터 랜덤 억세스 어드레스 신호 및 어드레스 제어 데이터를 수신하되, 상기 어드레스 제어 데이터는 상기 장치에 의해 수행될 복수의 어드레싱 모드 중에서 원하는 어드레싱 모드를 표시하는 적어도 하나의 어드레스 단자와, C) 상기 적어도 하나의 어드레스 단자로부터 상기 랜덤 억세스 어드레스 리드까지 연장하며, 상기 단자로부터의 상기 랜덤 억세스 어드레스 신호를 상기 랜덤억세스 리드에 전달하며, 적어도 상기 랜덤 억세스 어드레스 리드에 결합되고 상기 어드레스 제어 데이터 신호의 수신에 응담하여 상기 복수의 어드레싱 모드중 하나의 어드레싱 모드로 상기 어레이의 어드레싱을 제어하기 위한 어드레싱 회로를 포함하는 랜덤 억세스 어드레스 경로와, D) 상기 메모리 장치의 상기 적어도 하나의 어드레스 단자에 결합되고, 상기 장치의 외부로부터 상기 어드레스 제어 데이터를 수신하며, 상기 어드레스 제어 데이터의 수신에 응답하여 상기 어드레싱 회로에 상기 어드레스 제어 데이터 신호를 공급하는 적어도 하나의 어드레스 제어 데이터 레지스터 회로를 포함하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치.
시스템에 있어서, A) 적어도 하나의 어드레스 단자를 포함하여 상기 적어도 하나의 어드레스 단자에 대한 랜덤 억세스 어드레스 신호 및 메모리 장치에서 수행될 복수의 어드레싱 모드중 원하는 어드레싱 모드를 표시하는 어드레스 제어 신호를 공급하는 소스와, B) 다이나믹 랜덤 억세스 메모리 장치로서, ⅰ) 랜덤 억세스 어드레스 리드를 포함하는 다이나믹 랜덤 억세스 메모리 어레이로서, 상기 랜덤 억세스 어드레스 리드는 상기 어레이를 어드레스하는 병렬 어드레스 신호를 수식하는 다이나믹 랜덤 억세스 메모리 어레이와, ⅱ) 상기 소스의 상기 적어도 하나의 어드레스 단자에 결합되어 상기 소스로부터 상기 랜덤 억세스 어드레스 신호 및 상기 어드레스 제어 신호를 수신하는 적어도 하나의 어드레스 단자와, ⅲ) 상기 적어도 하나의 어드레스 단자로부터 상기 랜덤 억세스 어드레스 리드까지 연장하며, 상기 단자로부터의 상기 랜덤 억세스 어드레스 신호를 상기 랜덤 억세스 어드레스 리드에 전달하며, 적어도 상기 랜덤 억세스 어드레스 리드에 결합되고 상기 적어도 하나의 제어 신호의 수신에 응답하여 상기 복수의 어드레싱 모드중 하나의 어드레싱 모드로 상기 어레이의 어드레싱을 제어하기 위한 어드레싱 회로를 포함하는 랜덤 억세스 어드레스 경로와, ⅳ) 상기 메모리 장치의 상기 적어도 하나의 어드레스 단자에 결합되어 상기 소스로부터 상기 어드레스 제어 신호를 수신하고, 상기 어드레스 제어 신호의 수신에 응답하여 상기 어드레싱 회로에 상기 적어도 하나의 어드레스 제어 신호를 공급하는 적어도 하나의 어드레스 제어 레지스터 회로를 포함하는 다이나믹 랜덤 억세스 메모리 장치를 포함하는 것을 특징으로 하는 시스템.
칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 영역에 기록하는 다이나믹 랜덤 억세스 메모리 어레이로서 기록을 제어하기 위한 방법에 있어서, A) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성되며 상기 어레이의 동작 동안 연속되는 클럭 신호를 상기 칩에 인가하는 단계와, B) 상기 칩으로의 상기 클럭 신호의 인가와 동시에, 병렬 어드레스 신호를 상기 칩 상의 어드레스 단자에 시간적으로 분리된 복수의 그룹으로 인가하여 상기 어레이내의 랜덤 영역을 어드레스하는 단계와, C) 상기 병렬 어드레스 신호가 상기 칩에 인가될 때 상기 병렬 어드레스 신호의 각 그룹을 래치하는 단계와, D) 상기 어레이내의 상기 랜덤 영역을 어드레스하는 래치된 상기 어드레스 신호로부터 시작하여 어드레스 신호의 시퀀스를 발생하는 단계와, E) 상기 어레이내의 상기 랜덤 영역을 어드레스하는 상기 래치된 어드레스 신호에서 시작하여 발생된 어드레스를 제어하는 어드레스 제어 데이터 신호를 상기 칩 상기 어드레스 단자에 인가하는 단계와, F) 상기 어드레스 신호의 시퀀스를 상기 어레이 어드레스 리드에 인가하여 상기 데이터 신호가 기록되어질 상기 어레이내의 영역을 어드레스하는 단계와, G) 상기 칩 상의 데이터 단자로부터의 데이터를 상기 어레이 데이터 리드에 기록하는 단계를 포함하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 어레이내로의 기록을 제어하는 방법.
픽셀(12). 동기식 다이나믹 랜덤 억세스 메모리 장치에 있어서, A) 단일의 집적 회로 칩과, B) 상기 칩 상에 형성된 다이나믹 랜덤 억세스 메모리 어레이로서, 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 병렬 데이터 신호들을 상기 어레이로 전달하는 복수의 어레이 데이터 리드 및 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어드레스 신호들을 상기 어레이로 전달하는 병렬 어레이 어드레스 리드를 포함하며, 각각이 복수 데이터 비트의 한 데이터 워드를 포함하며 상기 어드레스 신호에 의해 랜덤으로 어드레스가능한 복수의 어드레스 가능 영역으로 구성되어 상기 어레이 데이터 리드로부터 나온 비트의 한 워드를 어드레스된 각 영역에 대해 기록 및 판독하는 다이나믹 랜덤 억세스 메모리 어레이와, C) 상기 칩 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 장치의 동작 동안 연속되는 제1 클럭 신호를 수신하기 위한 제1 클럭 신호 단자와, D) 상기 칩 집적 회로 상에 형성되어 규칙적으로 시간 간격을 이루는 상승 또는 하강 엣지로 형성되며 상기 장치의 동작 동안 연속되는 제2 클럭 신호를 수신하기 위한 제2 클럭 신호 단자와, E) 상기 칩 상에 형성되며, 상기 칩 외부로부터 병렬 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하며, 수신된 상기 어드레스 신호는 시간적으로 분리된 복수의 그룹으로 발생하며 상기 제1 및 제2 클럭 단자가 상기 제1 및 제2 연속되는 클럭 신호를 수신하는 동안 수신되며, 상기 어드레스 단자는 상기 어레이 어드레스 리드에 결합되고, 상기 수신된 어드레스 신호는 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 어드레스 포트와, F) 상기 칩 상에 형성되어 각각의 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 전송 및 수신하는 복수의 데이터 단자와, G) 상기 칩 상에 형성되고 상기 복수의 데이터 단자를 상기 어레이 데이터 리드에 결합시키는 입력 데이터 포트로서, 상기 제1 연속하는 클럭 신호와 동기로 상기 병렬 데이터 신호를 수신하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하는 입력 데이터 포트와, H) 상기 칩 상에 형성되고 상기 어레이 데이터 리드를 상기 복수의 데이터 단자에 결합시키는 출력 데이터 포트로서, 상기 제2 연속하는 클럭 신호와 동기로 상기 병렬 데이터 신호를 전송하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역으로부터 상기 데이터 신호를 판독하는 출력 데이터 포트를 포함하는 것을 특징으로 하는 동기식 다이나믹 랜덤 억세스 메모리 장치.
다이나믹 랜덤 억세스 메모리 장치를 사용하는 방법에 있어서, A) 하나의 데이터 신호가 하나의 데이터 비트를 나타내는 복수의 병렬 어레이 데이터 신호를 복수의 어레이 데이터 리드를 통해 집적 회로 칩 상에 형성된 다이나믹 랜덤 억세스 메모리의 어레이로 전달하고 또한 상기 복수의 어레이 데이터리드를 통해 상기 어레이로부터의 상기 병렬 어레이 데이터 신호를 전달하는 단계와, B) 하나의 어드레스 신호가 하나의 어드레스 비트를 나타내는 병렬 어레이 어드레스 신호를 병렬 어레이 어드레스 리드를 통해 상기 어레이로 전달하는 단계와, C) 상기 어레이 어드레스 신호에 의해 복수 데이터 비트의 한 데이터 워드를 어드레스함으로써 상기 어레이내의 랜덤 영역을 랜덤으로 어드레스하는 단계와, D) 상기 어레이 데이터 리드로부터 나온 데이터 비트의 한 워드를 어드레스된 각 랜덤 영역에 기록하는 단계와, E) 상기 어드레스된 각 랜덤 영역으로부터 데이터 비트의 한 워드를 상기 어레이 데이터 리드 내로 판독 입력시키는 단계와, F) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성된 연속하는 제1 클럭 신호를 제1 클럭 신호 단자에서 수신하는 단계와, G) 규칙적으로 시간 간격을 이루는 상승 및 하강 엣지로 형성된 연속하는 제2 클럭 신호를 제2 클럭 신호 단자에서 수신하는 단계와, H) 상기 제1 및 제2 클럭 신호 단자가 상기 연속하는 제1 및 제2 클럭 신호를 수신하는 동안, 시간적으로 분리된 복수의 그룹으로 발생하는 병렬 어드레스 신호를 복수의 어드레스 단자에서 수신하는 단계와, I) 수신된 상기 어드레스 신호를 상기 어드레스 리드에 결합하여 상기 수신된 어드레스 신호에 의해 상기 어레이내의 랜덤 영역의 어드레스를 표시하는 단계와, J) 각각의 셋트가 하나의 데이터 워드를 나타내는 병렬 데이터 신호 셋트를 복수의 데이터 단자에서 수신하는 단계와, K) 상기 복수의 데이터 단자를 상기 어레이 데이터 리드에 결합시키는 단계로서, ⅰ) 상기 연속하는 제1 클럭 신호와 동기로 상기 병렬 데이터 신호를 수신하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역에 상기 데이터 신호를 기록하는 단계와, ⅱ) 상기 연속하는 제2 클럭 신호와 동기로 상기 병렬 데이터 신호를 전송하여 상기 수신된 어드레스 신호로 표시된 상기 어레이의 상기 랜덤 영역으로부터 상기 데이터 신호를 판독하는 단계를 갖는 상기 복수의 데이터 단자를 상기 어레이 데이터 리드에 결합시키는 단계를 포함하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치를 사용하는 방법.
랜덤 억세스 메모리 장치로 또한 상기 랜덤 억세스 메모리 장치로부터의 데이터의 스트림을 전달하는 방법에 있어서, A) 상기 메모리 장치로 또한 상기 메모리 장치로부터 각 워드가 복수 비트의 데이터를 포함하는 데이터 워드를 병렬로 전달하는 단계와, B) 상기 메모리 장치로 각 어드레스 제어 데이터가 복수 비트의 데이터를 포함하는 어드레스 제어 데이터를 직렬로 전달하는 단계를 포함하는 것을 특징으로 하는 데이터 스트림의 전달 방법.
데이터 스트림을 전달하기 위한 시스템에 있어서, A) 메모리 장치로서, ⅰ) 복수의 어드레스가능한 영역 각각에서 데이터 워드를 저장하는 랜덤 억세스 메모리 어레이와, ⅱ) 상기 데이터 스트림을 전달하며 상기 데이터 스트림이 상기 메모리 어레이의 동작과 비동기적으로 발생하도록 데이터 버퍼에 결합되어지는 복수의 데이터 단자를 가지며, 상기 데이터 버퍼는 상기 데이터를 상기 메모리 어레이에 결합시키는 데이터 포트와, ⅲ) 상기 데이터 단자의 개수보다 적은 복수의 어드레스 단자를 가지며 상기 복수의 어드레스 단자는 초기 랜덤 억세스 어드레스를 포함하는 어드레스 제어 데이터를 수신하는 어드레스 순차기에 결합되고, 상기 어드레스 순차기에 결합되고, 상기 어드레스 순차기는 상기 초기 랜덤 억세스 어드레스에서 시작하는 어드레스 시퀀스를 상기 메모리 어레이에 결합시켜 상기 메모리 어레이로 또한 상기 메모리 어레이로부터 데이터를 전달하는 어드레스 포트를 포함하는 메모리 장치와, B) 상기 어드레스 제어 데이터를 상기 메모리 장치로 공급하는 프로세서와, C) 상기 어드레스 단자의 개수와 동수이며 상기 프로세서로부터의 상기 어드레스 제어 데이터를 상기 메모리 장치에 결합시켜 상기 어드레스 단자에 접속시키는 복수의 도체를 포함하는 것을 특징으로 하는 데이터 스트림을 전달하는 시스템.