JPH01266593A - メモリ回路とデータ・ストリームを記憶する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にディジタル・メモリ回路に関する。

特定して云えば、この発明はビデオ用に使う時に特に有
利なディジタル・メｉり回路に関する。

従来の技術及び問題１、 ディジタルＴＶ、ＶＯＲ及び関連したビデオ用途には、
それらを合せたものがビデオ・フレーム全体を表わす様
な画素を記憶するフレーム・メモリ又はフィールド・メ
モリを利用する場合が多い。

このフレームφメモリは、フレームの固定、ズーム、パ
ン、分割スクリーン・モニタ動作等の様な種々の特殊効
果を発生する時に使われる。フレーム・メモリは普通の
個別の集積回路を使って構成することができるが、こう
云うフレーム・メモリは比較的高価で、望ましくない程
大陽の電力を消費し、望ましくない程大きな場所を占め
る。この様なフレーム・メモリの目的が商品に使うこと
である場合、これが大きな問題になる。従っ−て、単独
であっても、或いはできるだけ少ない数の他の集積回路
と組合せる１個の集積回路があれば、普通の個別の集積
回路を用いて構成されたフレーム・メモリに比べて改良
になる。

従来の集積回路装置はこのフレーム・メモリの問題を取
上げようとした。然し、こう云う装置は、ビデオ用の要
求に適切に応える様なアーキテクチュアを作ることがで
きなかった。例えば、広い範囲に及ぶ種々の特殊効果を
つくる際、典型的に必要とされる少数個のフレーム・メ
モリ機能だけを含む装置を使うことができる。然し、そ
れを大量の従来の個別の集積回路と組合せなければなら
ないので、従来の個別の集積回路だけで構成されたフレ
ーム・メモリに比べて殆ど改良されなくなる。

他方、従来のフレーム・メｔり集積回路は、完全なオン
チップのアドレス計算を有するランダムアクセス・メモ
リを含むことがある。この様なフレーム・メモリを利用
するビデオの用途では、フレーム・メモリ全体を直列に
アクセスする。こうして、フレーム固定及び分割スクリ
ーン・モニタ動作の特殊効果が支援される。然し、ズー
ム及びパン機能は、この様な装置を用いては不可能であ
るか或いは実用的でない。

従って、業界には大量の周囲の集積回路を必要とせずに
、広い範囲の種々の特殊効果を出せる様に回路のアーキ
テクチュアを最適にするフレーム・メモリ集積回路に対
する要望がある。

問題点を解決する為の手段　び 従って、この発明の利点は、限られたランダムアクセス
ができる様にしたフレーム・メモリ回路を提供したこと
である。この為、この発明に従って構成された装置は、
広い範囲の種々の特殊効果のビデオ用途に効率良く使う
ことができる。

この発明の別の利点は、種々のアドレス計算モードを含
むメモリ回路を提供したことである。即ち、成る特殊効
果の機能に対する一部分のアドレス計算をメモリ回路に
移すことができ、このメモリ回路を利用するビデオの用
途では、計算に処理能力をυ１当てる必要がない。

上に述べたこの発明の利点が、−形式では、データ・ス
トリームを記憶して供給するメモリ回路によって実行さ
れる。このメモリ回路が直列アクセス及びランダムアク
セスの両方ができる様にしている。ランダムアクセス・
メモリ・７レイのデータ入力がデータ・バッファに結合
され、このデータ・バッファがメモリ・アレイの動作を
データ・ストリームと同期さすることができるようにす
る。ランダムアクセス・メモリ・アレイのアドレス入力
がアドレス・シーケンサに結合され、このシーケンサが
、メモリ・アレイに相次いで印加される一続きのメモリ
・アドレスを発生する。アドレス・バッファ・レジスタ
がアドレス・シーケンサにやはり結合されている。アド
レス・バッファ・レジスタがアドレス・シーケンサにラ
ンダムアクセス・アドレスを供給して、アドレス・シー
ケンサから供給される一続きのメモリ・アドレスを初期
設定する。

この発明は、以下図面について詳しく説明するところか
ら更によく理解されよう。図面全体に口り、同様な部分
には同じ参照数字を用いている。

実施例 第１図は受像管又はその他のビデオ表示端末装置に現わ
れる様なビデオ・フレーム１０を示す。

フレーム１０が聴視者には連続的なビデオ映像として見
えるが、フレーム１０は多数のディジタル化画素１２と
して電気的に表わすことができる。

各々の画素１２が、フレーム１０の映像内の多数の極く
小さい区域のうちの１つに対する色及び相対強度の様な
パラメータを定める。従って、フレーム１０は比較的多
数の画素１２を含むことがある。例えば、画素１２の４
８８列及び画素１２の４８８行を持つフレームは、１フ
レーム当り、合計２３８．１４４個の画素を持っている
。

典型的には画素１２は、画素１２の間の空間関係を保つ
為に、予定の順序で伝送され又はその他の形で処理され
る。例えば普通のラスク走査の用途では、画素１２は、
フレーム１０の第１行の第１列にある画素１２を表わす
画素１２ａから始まって、順々にメモリ装置又はビデオ
表示装置に順順に伝送することができ、これがフレーム
１０の第１行の最後の列にある画素１２を表わす画素１
２ｂまで、順番に続けられる。画素１２ｂ及び同期情報
（図面に示していない）を伝送した直後、第２行の第１
列にある画素１２を表わす画素１２Ｇを伝送し、それに
続いて、フレーム１０の第２行にある残りの画素１２を
順番に伝送することができる。フレーム１０の最後の行
の最後の列にある画素１２を表わす画素１２ｄが伝送さ
れるまで、この様に画素１２の伝送が続けられる。従っ
て、画素１２と初めの画素１２ａの間のタイミング関係
が分っている任意の処理装置は、フレーム１０内の画素
１２の空間的な位置を知っているか、或いはそれを容易
に計算することができる。

ディジタルＴＶ、ｖＣＲ等は、フレーム１０内の全部の
画素１２を記憶することができる大きなフレーム・メモ
リ又はフィールド・メモリを持つことがある。画素１２
を併せたものが、フレーム・メモリに対する直列データ
・ストリームとなる。

特殊効果を別とすると、この直列データ・ストリーム内
の画素１２の相対的な順序は、画素１２の空間関係を保
つ為に、ル−ム・メモリから読取る時に一般的に守らな
ければならない。然し、種種の特殊効果はこの様に守ら
れる順序を必要とせず、フレーム・メモリから画１Ａ１
２が読取られる時、画素１２の順序を正しく守ることに
よって、員重な計算時間が浪費されることがある。

この様な１つの特殊効果が、フレームの小さな一部分を
ビデオ表示全体を埋める様に拡大するズーム効果である
。例えば、第１図のフレーム１０がビデオ表示全体を表
わすとすると、フレーム１０のうち、行ｉ及びｊと列ｍ
及びｎによって区切られた区域をズーム特殊効果で拡大
して、フレーム１０全体を埋めことができる。この為、
ズーム特殊効果では、フレーム１０の中にあって、行ｉ
及びｊ及び列ｍ及びｎによって区切られた区域の外側に
ある全ての画素１２は、作用せず、捨てることができる
。云い換えれば、この様に作用しない画素１２はフレー
ム・メモリに記憶したり或いはそれから読取る必要がな
い。従って、列ｍ及び行ｉにある画素１２が、ズーム特
殊効果の最初の画素１２ａとして利用される。有効な画
素１２を重復してフレーム１０の１打金体を完成するこ
とができ、行を重復して、ズーム効果の垂直成分を完成
することができる。

分割スクリーン特殊効果では、フレーム１０全体を、フ
レーム１０の行ｊ及び最後の行と、フレーム１０の列ｎ
及び最後の列とによって区切られた様なスクリーンの小
さい区域に縮小することができる。この特殊効果を達成
するには、画素１２のフレーム１０全体の内の予定数の
画素１２毎に、１つの画素１２だけを利用し、中間の作
用しない画素１２を無視する（即ち、画素を飛越す）。

第１図に示す例では、フレーム１ｏの３つの列毎に１つ
、そして３つの行毎に１つからの画素１２だけを使って
、縮小フレームが形成されている。

この発明は、フレーム・メモリとして作用すると共に、
上記の並びにその他の特殊効果を効率良〈実施すること
ができる様なメモリ回路を提供する。第２図はこの発明
に従って構成されたメモリ回路１４のブロック図である
。−膜内に、好ましい実施例のメモリ回路１４は、２６
２．１４４個の４ビット幅のワードとして構成された２
　、即ち、１．０４８．５７６ビツトの記憶内容を持つ
シングル・チップ集積回路を表わす。従って、画素１２
の４８８Ｘ４８８フレーム（第１図参照）全体のバッフ
ァ動作又は記憶に十分な量のワードが供給される。各々
の画素を正確に記述するのに４ビツトより多くの精度が
要求される場合、追加のメモリ回路１４を使って、この
様な余分なビットを記憶することができる。

メモリ回路１４は一般的に直列アクセス・モードで動作
するが、限られた規模で、メモリ回路１４のランダムア
クセスができる様にする特別の特徴を持っている。当業
者であれば、直列アクセスとは、データをメモリに記憶
したのと同じ順序で、データをメモリから読出さなけれ
ばならない様なデータの記憶及び読取モードを指すこと
が理解されよう。更に、ランダムアクセスとは、そのメ
モリ位置に対応する一意的なアドレスを供給することに
より、メモリ・アレイ内の任意の位置に書込み、読取り
又はその他の形でアクセスすることができることを云う
。

具体的に云うと、メモリ回路１４が直列画素データ入力
１６ａを持ち、好ましい実施例では、これが４ビツトの
データを供給する。直列画素データ入力１６ａが書込み
直列ラッチ１８ａの入力ボートに結合され、書込み直列
ラッチ１８ａの出力ボートが書込みレジスタ２０ａの入
力ボートに結合される。書込みレジスタ２０ａの出力ボ
ートがメモリ・アレイ２４のデータ′入力ボート２２ａ
に結合される。好ましい実施例では、メモリ・アレイ２
４は、２）８、即ち、２６２．１４４個の４ビツト・メ
モリ位置を持つダイナミック・ランダムアクセス−メモ
リ（ＤＲＡＭ）アレイである。メモリ・アレイ２４のデ
ータ出力ボート２２Ｅ）Ｉｆｉ１取レジスタ２０ｂのデ
ータ入力ボートに結合され、読取レジスタ２０ｂのデー
タ出力ボートが読取直列ラッチ１８ｂのデータ入力ボー
トに結合される。

読取直列ラッチ１８ｂのデータ出力ボートが直列画素デ
ータ出力１６ｂに結合され、好ましい実施例では、これ
が４ビツトのデータを供給する。

直列１込みクロック端子２６ａが書込みアドレス発生器
２８ａ１調停及び制御回路３０、及び書込み直列ラッチ
１８ａのクロック入力に結合される。同様に、直列読取
りロック端子２６ｂが読取アドレス発生器２８ｂ、調停
及び制御回路゛３０、及び読取直列ラッチ１８ｂのクロ
ック入力に結合される。リフレッシュ・アドレス及びタ
イミング回路３２の出力が調停及び制御回路３０の入力
に結合され、調停及び制御回路３０の出力が、ｌ込みレ
ジスタ２０ａのり０ツク人１ノ、読取レジスタ２０ｂの
クロック入力、メモリ・アレイ２４の制御入力及びメモ
リ・アレイ２４のアドレス入力に結合される。

第２図に示す様に、アドレス発生器２８ａ及び２８ｂは
、好ましい実施例では、構造的に互に同様である。即ち
、書込みｔ、制御データ端子３４ａが書込みアドレス発
生器２ａａ内のアドレス・バッファ・レジスタ３６ａの
直列データ入力に結合される。読取制御データ端子３４
ｂが読取アドレス発生器２８ｂ内のアドレス・バッファ
・レジスタ３６ｂの直列データ入力に結合される。同様
に、書込み制御ストローブ端子３８ａがアドレス・バッ
フ？・レジスタ３６ａのクロック入力に結合され、読取
制御ストローブ端子３８ｂがアドレス・バッファ・レジ
スタ３６ｂのりＵツク入力に結合される。アドレス・バ
ッファ・レジスタ３６ａのデータ出力がアドレス・シー
ケンサ４０ａのデータ入力に結合され、アドレス・バッ
ファ・レジスタ３６ｂのデータ出力がアドレス・シーケ
ンサ４０ｔ）のデータ入力に結合される。書込みリセッ
ト端子４２ａがアドレス・シーケン９４０ａのクリア入
力に結合され、書込み転送端子４４ａがアドレス・シー
ケンサ４０ａのプリセット入力に結合される。読取りレ
ット端子４２ｂがアドレス・シーケンサ４０ｂのクリア
入力に結合され、読取転送端子４４ｂがアドレス・シー
ケンサ４０ｂのプリセット入力に結合される。端子２６
ａがアドレス発生器２８ａ内のアドレス・シーケンサ４
０ａのクロック入力に結合され、端子２６ｂがアドレス
発生器２８ｂ内のアドレス・シーケンサ４０ｂのクロッ
ク入力に結合される。アドレス・シーケンサ４０ａの出
力（４６ａ）がアドレス発生器２８ａからの出力信号を
出し、調停及びｔｉ＋１１１１１回路３０の入力に結合
される。同様に、？ドレス・シーケンサ４０ｂの出力（
４６ｂ）がアドレス発生器２０ｂからの出力信号を出し
、調停及び制御回路３０に結合される。メモリ回路１４
は２０ピン集積回路パッケージ内に設けることができる
。

前に述べた様に、メモリ回路１４は直列アクセス・モー
ド又は限られたランダムアクセス・モードの何れかで動
作させることができる。更に、メモリ回路１４に対する
データの記憶又は書込みは、メモリ回路１４からのデー
タの読取又は供給と非同期的に行なうことができる。端
子４２ａの書込みリセット信号を作動して、アドレス・
シーケンサ４０ａをクリアすることより、メモリ回路１
４に直列に書込みをすることができる。その後、端子２
６ａに直列書込みクロック信号を出しながら、データ入
力１６ａに４ビツトのデータ・ニブルを印加することに
より、４ビツト幅の直列データ・ストリームをメモリ回
路１４に記憶することができる。直列書込みクロック信
号が１回出されると、裏込み直列ラッチ１８ａが１つの
４ビツト・データ・ニブルを一時的に記憶し又はバッフ
ァ作用をする。書込み直列ラッチ１８ａが４ビツト幅の
シフトレジスタとして作用する。従って、データ入力１
６ａに印加された直列画素データ・ストリームの後続の
４ビツト・ニブルが、この後で直列書込みクロック信号
が出る時に、直列ラッチ２８ａシフトして入る。

更に、直列書込みクロック信号が出る度に、書込みアド
レス発生器２８ａのアドレス・シーケンサ４０ａが、新
しいランダムアクセス・アドレスを調停及び制御回路３
０に供給する。云え換えれば、アドレス・シーケンサ４
０ａは、書込み直列ラッチ１８ａＩＰ−記憶されている
データ・ストリームに対応する様なアドレスのストリー
ムを調停及び制御回路３０に供給する。

調停及び！１１１１０回路３０がアドレス発生器２８８
〜２８ｂとリフレッシ１吻アドレス及びタイミング回路
３２から、アドレスを受取る。回路３０がこれらの入力
及び種々のタイミング信号を監視して、これらの入力に
供給されたどのアドレスをメモリ・アレイ２４に転送す
べきであるかを決定する。調停及び制御回路３０が、メ
モリ・アレイ２４を構成するダイナミック・メモリのタ
イミング動作を制御する普通の論理回路を含んでいる。

即ち、調停及び制御回路３０がアドレス発生器２８ａに
よって発生されたアドレスをメモリ・アレイ２４に送り
、メモリ・アレイ２４にデータを書込むことができる様
にするが、メモリ・アレイ２４のリフレッシュ動作又は
読取アクセスの為に、遅延が起ることがある。従って、
調停及び制御回路３０は更に記憶装置を持っていて、メ
モリ・アレイ２４に直ちにアクセスすることが阻止され
た時、アドレス発生器２８ａ〜２８ｂによって発生され
た少ドレスが失われない様にする。調停及び１１１１１
１回路３０が、直列画素データをメモリ・アレイ２４に
書込むことができる時を確認した時、このデータが書込
み直列ラッチ１８ａから書込みレジスタ２０ａに転送さ
れ、その後メモリ・アレイ２４に書込まれる。従って、
内込み直列ラッチ１８ａ及び書込みレジスタ２０ａを併
せたものが二重バッファ方式となり、メモリ回路１４に
対する直列画素データの記憶に対してメモリ・アレイ２
４の非同期的な動作ができる様にする。

メモリ・アレイ２４からのデータの読取は、メモリ・ア
レイ２４へのデータの記憶について上に述べたのと同様
に行なわれる。即ち、アドレス発生器２８ｂによって発
生されたアドレスが、適当な時刻に調停及び制御回路３
０を介して転送され、メモリ・アレイ２４からのデータ
を読取レジスタ２０ｂに読込む。その後、このデータが
読取直列ラッチ１８ｂに転送され、このデータを、端子
２６ｂに直列読取りロック信号を印加することによって
、データ出力端子１６ｂに発生することができる様にす
る。直列データが出力（１６ｂ）に発生されるのは、メ
モリ・アレイ２４の動作に対して非同期的であると共に
、直列画素データをメモリ回路１４に端子１６ａから記
憶するのに対しても非同期的である。

メモリ回路１４の限られたランダムアクセスの特徴が、
アドレス発生器２８ａ〜２８ｂによって得られる。第２
図に示す実施例のメモリ回路１４では、書込みアドレス
発生器２８ａ及び読・取アドレス発生器２８ｂは、書込
みアドレス発生器２８ａが書込みアドレスを発生するの
に対して、読取アドレス発生器２８ｂが読取アドレスを
発生することを別とすれば、構造も動作も同一である。

従って、両方のアドレス発生器２８ａ〜２８ｂの説明と
して、塵込みアドレス発生器２８ａだけを説明する。当
業者であれば、好ましい実施例は読取アドレス発生器２
８ｂが同じ様に動作することが理解されよう。

ランダムアクセス・アドレスは、このアドレスを制御デ
ータ端子３４ａに逐次的に印加し、端子３４ａに有効デ
ータを現われる時に、端子３８ａに印加される制御スト
ローブ信号を作動することにより、アドレス・バッファ
・レジスタ３６ａに直列にロードすることができる。こ
の為、第２図に示す実施例では、アドレス・バッファ・
レジスタ３６ａが直列シフトレジスタを表わす。直列シ
フトレジスタを使うと、並列ロード形レジスタに比べて
、集積回路でメモリ回路１４を構成するのに必要な外部
ビンの数が節約される。ランダムアクセス・アドレスが
アドレス・バッファ・レジスタ３６ａに入力された後、
端子４４ａ＋、：禽込み転送信号を印加することにより
、それをデータ・シーケンサ４０ａに転送することがで
きる。この発明の好ましい実施例では、アドレス・シー
ケンサ４０ａはプリセット可能な２進カウンタ又はその
他のプリセッ可能なシーケンス回路を表わすものであっ
て良い。即ち、転送されたアドレスが、アドレス発生器
２８ａによってこの後で発生される一続きのアドレスを
開始する。アドレス・シーケンサ４０ａが２進カウンタ
である場合、後続のアドレスが、このプリセットされた
値から開始して、インクレメント又はデクレメントする
。

メモリ・アレイ２４が２）８個の４ビツト・ワードを記
憶している場合、アドレス・バッフ？・レジスタ３６ａ
は１８ビツト・レジスタであるのが有利であり、アドレ
ス・シーケンサ４０ａは１８ビツト・カウンタ又はその
他のシーケンス回路であって良い。他方、アドレス・バ
ッフ？・レジスタ３６ａ及びアドレス・シーケンサ４０
８゛は、例えば９ビツトと云う様に、これより少ないビ
ット数を持っていて良い。９ビツトの場合、アドレス・
バッファ・レジスタ３６ａから供給されるランダムアク
セス・アドレスが、各々のページ又は行が２９、即ち５
１２ワードを記憶している場合、メモリ・ページ又は行
の初めをアクセスすることができる。

アドレス・バッファ・レジスタ３６ａを含めて、限られ
たランダムアクセスの特徴を持たせたことにより、ズー
ム特殊効果でメモリ回路１４を効率良く利用することが
できる。例えば、直列アクセス・モードを使ってメモリ
・フレーム全体をメモリ・アレイ２４に書込むことによ
り、ズーム効果を達成することができる。第１図の行ｉ
列ｍにある画素アドレスの様な開始の画素アドレスを読
取アドレス・バッファ・レジスタ３６ｂにロードし、ア
ドレス・シーケンサ４０ｂに転送することができる。フ
レーム１０の内、フレーム全体に拡大しようとする部分
の最初の行、例えば行１を、例えば行１１列ｎに対応す
る画素が出力端子１６ｂに現われるまで、直列モード又
は逐次モードでメモリ・アレイ２４から読取ることがで
きる。アドレス・バッファ・レジスタ３６ｂからのラン
ダムアクセスφアドレスをアドレス・シーケンサ゛４０
ｂに転送することにより、垂直ズーム作用を行なうのに
必要な回数だけ何回でもある行を繰返すことができる。

その後、行（ｉ＋１）及び列ｍにある画素に対応するア
ドレスをアドレス・バッファ・レジスタ３６ｂに０−ド
し、アドレス・シーケンサ４０ｂに転送することができ
る。拡大しようとするフレームの最後の画素がメモリ・
アレイ２４から出力されるまで、この過程を続ける二こ
の特徴により、ビデオ装置は、画素１２ａ（第１図に示
す）の様な最初のアドレスから、メモリ回路１４のアク
セスを開始して、メモリ・アレイ２４内に記憶されてい
る使わない画素をアクセスする必要がない。この結果、
動作が早くなる。

この発明では、別の実施例のアドレス発生器２８８〜２
８ｂも考えられる。第１の別の実施例はアドレス発生器
２８ａ〜２８ｂが第３図に示されている。第３図は１つ
のアドレス発生器２８だけを示している。第３図に示す
アドレス発生器２８は１込みアドレス発生器２８ａ又は
読取発生器２８ｂ（第２図参照）の何れとしても作用し
得る。

第１の別の実施例のアドレス発生器２８では、アドレス
・バッファ・レジスタ３６が直列でも並列でもロードす
ることができる。即ち、前に第２図について説明した様
な書込み制御データ端子３４ａ又は読取制御データ端子
３４ｂの何れを表わすものであってもよいが、制御デー
タ端子３４が、アドレス・バッファ・レジスタ３６の直
列データ入力に結合される。制御ストロ−１端子３８が
アドレス・バッファ・レジスタ３６の直列り０ツク入力
及びアドレス・Ａ゛フセツトレジスタ４８の直列りＯツ
ク入力に結合される。アドレス・バッファ・レジスタ３
６の並列データ出力が加算器５０の第１の入力及びアド
レス・シーケンサ４ｏのデータ入力に結合される。アド
レス・オフセット・レジスタ４６の並列データ出力が加
算器５０の第２の入力に結合される。加算器５０の出力
がアドレス・バッファ・レジスタ３６の並列データ入力
に結合され、転送端子４４がアドレス・バッファ３６の
並列りＯツク入力とアドレス・シーケンサ４０のプリセ
ット入力とに結合される。

アドレス・バッファ・レジスタ３６の並列データ出ツノ
又は直列出力ビットの内の最上位ビットがアドレス・オ
フセット・レジスタ４８の直列データ入力に結合される
。直列クロック端子２６がアドレス・シーケンサ４ｏの
クロック入力に結合され、リセット端子４２がアドレス
・シーケンサ４０のクリア入力に結合される。アドレス
・シーケンサ４０のデータ出力がアドレス発生器の出力
（４６）に結合される。

この別の第１の実施例では、アドレス・バッファ・レジ
スタ３６及びアドレス・シーケンサ４０は、第２図のア
ドレス発生器２８ａ〜２８ｂにつ　　　゛いて上に述べ
た動作と同様に動作する。然し、この第１の別の実施例
では、端子３４に供給された制御データを使って、アド
レス・バッファ・レジスタ３６及びアドレス・オフセッ
ト・レジスタ４８の両方にＯ−ドする。従って、制御デ
ータの余分なビットが、余分の集積回路のビンを必要と
せずにメモリ回路１４にロードされる。更に、アドレス
・オフセット・レジスタ４８からの最上位ビット又は直
列出力ビット５１を、読取及び書込みアドレス発生器２
８ａ及び２８ｂ（第１図参照）の内の他方に対する制御
データ入力に送ることができるのが有利である。更に、
端子３８に印加された制御ストローブ信号を第２図の制
御スト０−ブ端子３８ａ及び３８ｂの内の他方に送るこ
とができる。アドレス発生器２８ａ及び２８ｂの間のこ
の２つの接続により、第２図に示した構造から２つの集
積回路ビンが除かれる。

この発明の今述べた第１の別の実施例では、アドレス・
オフセット・レジスタ４８に入っている制御データが、
アドレス・バッファ・レジスタ３６に入っている現在の
初期アドレスの値に加剪され、新しい初期設定用のラン
ダムアクセス・アドレスの値となる。この新しい初期設
定用の値が、アドレス・シーケンサ４０に現在のアドレ
スの値が転送された時に、アドレス・バッファ・レジス
タ３６にロードされる。

更に第１図について説明すると、この発明のこの第１の
別の実施例は、例えばズーム特殊効果を実施する時に有
利であることがある。即ち、アドレス・オフセット・レ
ジスタ４８に０−ドされたアドレス・オフセット値は、
１つの行の列ｎと次の行の列ｍの間に発生する使わない
画素の分量を表わすものであってよい。フレームの各行
の終りに、端子４４に転送信号を出し、次の行の列ｎに
対応する、次に使う画素のランダムアクセス−アドレス
が自動的に計算され、アドレス・バッファ・レジスタ３
６に記憶されて、メモリ回路１４の別の一続きの逐次的
なアクセスを開始する。メモリ回路１４を用いるビデオ
装置は、メモリ回路１４の外部の部品がこのアドレスを
計算する必要がないので、それ程複雑でなくなる。

第２図に示したアドレス発生器２８ａ〜２８ｂの別の第
２の実施例が第４図に示されている。第４図の実施例は
、ランダムアクセス・アドレスを並列の形でアドレス・
バッファ・レジスタ３６に１］−ドすることができるこ
とを示しており、これは普通のマイクロプロセッサ集積
回路との両立性が一層良いことがある。然し、この実施
例を構成するのに必要な集積回路ビンの数が、第２図及
び第３図について説明した実施例よりも増加する。

更に、第４図は、アドレス・バッファ・レジスタ３６の
他に、交代的なアドレス・バッファ・レジスタ５２を含
むことを示している。具体的に云うと、ｌｌ制御データ
端子３４は８ビツトのマイクロプロセッサ・データ・バ
スに供給するのが有利であり、このバスがアドレス・バ
ッファ・レジスタ３６の個別の８ビツト部分５４ａ、５
４ｂ。

５４Ｃのデータ入力に結合される。更に、制御データ端
子３４が交代的なアドレス・バッファ・レジスタ５２０
個別の８ビツト部分５６ａ、５６ｂ。

５６Ｇのデータ入力に結合される。個別の部分５４ａ乃
至５４Ｇのデータ出力を併せたものが２４ビツト・バス
を構成し、それがマルチプレクサ５８の第１のデータ入
力に結合される。同様に、個別の部分５６ａ乃至５６ｃ
のデータ出力が２４ビツト・バスを構成し、それがマル
チプレクサ５８の第２のデータ入力に結合される。マル
チプレクサ５８のデータ出力が、この第２の別の実施例
でアドレス・シーケンサ４０として作用する２進カウン
タのデータ入力に結合される。勿論、当業者であれば、
アドレス・バッフ？・レジスタ３６及び交代的なアドレ
ス・バッファ・レジスタ５２に含まれるサブレジスタの
数、及び上に述べたバス内のビット数が、特定の用途の
条件に従って大幅に変えられることは明らかであろう。

更にマイクロプロセッサ・アドレス入力端子６０ａ、６
０ｂ、６０ｃがデコーダ６２のアドレス入力に結合され
、アドレス入力端子６０ｄがデコーダ６２の付箋入力に
結合される。前に述べた＆ｌＪ　ｍストローブ端子３８
がデコーダ６２の付箋入力に結合される。デコーダ６２
の出力（０１〜０６）がアドレス・バッファ・レジスタ
の個別の部分５４ａ−５４ｃのクロック入力と、交代的
なアドレス・バッファ・レジスタの個別の部分５６ａ−
５６ｃのクロック入力とに夫々結合される。デコーダ６
２の出力（０７）がフリップフロップ６４のりＯツク入
力に結合される。このフリップフロップは、クロック入
力が作動された時、トグルする様に構成されている。フ
リップフロップ６４の出力がマルチプレクサ５８の選択
入力に結合される。デコーダ６２の出力（０８）が２進
カウンタ４０のプリセット入力に結合される。直列りＤ
ツク２６が２進カウンタ４０のクロック入力に結合され
、リセット端子４２がフリップフロップ６４のクリア入
力及び２進カウンタ４０のクリア入力に結合される。２
進カウンタ４０の出力がアドレス発生器２８の出力（４
６）に結合される。

この別の２番目の実施例のアドレス発生器２８では、１
つの初期設定用のランダムアクセス・アドレスをアドレ
ス・レジスタ３６に記憶することができ、交代的な初期
設定用のランダムアクセス・アドレスが交代的なアドレ
ス・バッファ・レジスタ５２に記憶される。マイクロブ
ロセッ′＋Ｊ（図面に示していない）が、端子６０ａ−
６０ｃに印加された信号によって特定されたアドレスに
、普通のメモリ動作又はＩ１０書込み動作を通じて、こ
れらのアドレスをメモリ回路１４に記憶することができ
る。端子６０ｄに印加されたアドレス入力ビットが書込
みアドレス発生器２８ａと読取アドレス発生器２８ｂ（
第１図参照）の区別をすることができるのは有利である
。リセット端子４２に作動信号を印加することにより、
フリップフロップ６４及び２進カウンタ４０はクリア状
態に初期設定することができる。この点で、アドレス発
生器２８は前に第２図について説明したのと大体同じ様
に動作する。然し、交代的なアドレス・バッファ５２に
記憶された交代的なランダムアクセス・アドレスが選択
的に２進カウンタ４０をプリセットすることができる。

フリップフロップ５４のトグル動作を行なわせるマイク
ロブロツザ占込み動作と、その後に続く、２進カウンタ
４ｏにデ−タを転送するマイクロプロッサ書込み動作と
により、２進カウンタ４０に交代的なランダムアクセス
・アドレスがプリセットされる。フリップフロップ６４
は、デコーダ６２の出力（０７）を作動するアドレスへ
の書込み動作を行なうことによってトグル動作を行なわ
せることができる。デコーダ６２の出力（０８）を作動
するアドレスに対する書込みにより、アドレス・バッフ
ァ・レジスタ３６．５２の選ばれた一方からの転送動作
が行なわれる。

交代的なアドレス・バッファ・レジスタ５２は、データ
・フレーム内の成る線のパンファ動作を効率良く行なう
為に、ビデオ装置によって有利に使うことができる。好
ましい実施例のメモリ回路１４が、２）８、即ち、２６
２．１４４個の画素を収容するのに十分な規模のメモリ
を持っているから、メモリ回路１４は、例えば４８０個
の画素の列と４８０の画素の行とを持つ１つのデータ・
フレームを記憶するのに使った時、使われていないメモ
リ位置を持っている。従って、メモリのこの使われてい
ない部分にあるランダムアクセス・アドレスを交代的な
アドレス・バッファ・レジスタ５２にロードすることが
できる。この交代的なアドレスの値を２進カウンタ４０
に転送し、その後この線の画素を逐次的にメモリ回路１
４の他には使われていない部分に記憶することにより、
あるフレームの１本の線を効率良くメモリ回路１４に記
憶することができる。

更に、この発明ではアドレス・シーケンサ４０のこの他
の実施例も考えられる。第４図に示す様に、アドレス・
シーケンサ４０は普通のプリセット用箋な、クリア可能
な２進カウンタを表わすものであって良い。こう云う回
路は周知であって、ここで詳しく説明する必要がない。

然し、この代わりに、アドレス・シーケンサ４０が、１
の値とは異なっていて良い様な可変のステップの値だけ
インクレメント又はデクレメントする回路を表わすもの
であって良い。こう云う回路が第５図に示されている。

即ち、第５図では、アドレス・シーケンサのデータ入力
がマルチプレクサ６６の第１の入力に結合され、アドレ
ス・シーケンサのプリセット端子がマルチプレクサ６６
の選択入力に結合される。

マルチプレクサ６６の出力がレジスタ６８のデータ入力
に結合され、アドレス・シーケンサ４０のクロック入力
がレジスタ６８のり０ツク入力に結合される。同様に、
リセット端子４２がレジスタ６８のクリア入力に結合さ
れる。レジスタ６８のデータ出力がアドレス・シーケン
サ４０のデータ出力になり、更に加算器７０の第１の入
力に結合される。加算器７０の出力がマルチプレクサ６
６の第２の入力に結合される。前に第２図乃至第４図に
ついて説明した制御データ端子３４が、レジスタ７２の
データ入力に結合される。更に、前に第２図乃至第４図
について説明した制御ストローブ端子３８が、レジスタ
７２のクロック入力に結合される。レジスタ７２のデー
タ出りが加ｖ４器７０の第２の入力に結合される。

第５図に示した実施例のアドレス・シーケンサ４０では
、レジスタ７２は、第２図乃至第４図について前に述べ
た様に並列又は直列ロード形レジスタの何れであっても
良い。更に、レジスタ７２が直列Ｏ−ド形レジスタであ
る場合、レジスタ７２は、前に第３図について説明した
様に、直列ロード形レジスタの長いチェーンの中に沢山
結合されたものの内の１つのレジスタであって良い。

レジスタ７２にロードされるデータは、アドレス・シー
ケンサ４０がアドレス発生器２８の出力（４６）に相次
ぐアドレスを発生する時のインクレメント・ステップを
表わすものである。アドレス・シーケンサ４ｏの現在の
出力が、加算器７０で、このステップのインクレメント
の値に加算され、マルチプレクサ６６を介してレジスタ
６８に戻される。従って、アドレス・シーケンサ４０に
よって発生されるこの後のアドレスは、前のアドレスに
、レジスタ７２に入っているアドレス・ステップ・イン
クレメントを加えたものに等しい。

このアドレス−ステップ・インクレメントは１の値に等
しくする必要がなく、任意の正又は負の値に等しくして
良い。更に、レジスタ７２、加算器７０、マルチプレク
サ６６及びレジスタ６８を互いに結合するバスに入るビ
ット数が、アドレス・シーケンサ４．０の出力に出るビ
ット数より大きい場合、この後のアドレスは、ステップ
の端数だけインクレメントすることができる。

プリセット端子に作動信号を印加し、データ入力端子に
データを供給し、アドレス・シーケンサ４０のクロック
信号を出すことにより、アドレス・シーケンサ４０はラ
ンダムアクセス・アドレスをプリセットし、又はそれで
初期設定することができる。即ち、この初期設定用のラ
ンダムアクセスの値が、レジスタ６８に直接的にロード
される。

更に、クリア入力端子にリセット信号を印加Ｊることに
より、アドレス・シーケンサ４０をクリア又はリセット
することができる。

更に、第１図ついて云うと、第５図に示すアドレス・シ
ーケンサ４０は、第１図の右下部分に示す様に、フレー
ム全体をビデオ・スクリーンの小さな一部分にだけ表示
する様な分割スクリーン特殊効果を実施する時に役立つ
。この特殊効果では、メモリ回路１４にフレーム１０の
悉くの画素１２が記憶されている場合、縮小スクリーン
を構成する時は、予定数の記憶画素の群毎に、１つの画
素だけが作用する。第５図に示すアドレス・シーケンサ
４０は、使わない画素アドレスを省略する様な一続きの
アドレスを供給することにより、メモリ回路１４が有効
な画素だけを供給することができる様にする。

要約すれば、この発明はビデオ装置が特殊効果を効率良
〈実施することができる様なメ［り回路を提供した。具
体的に云うと、種々の限られたランダムアクセスの特徴
を取入れたことにより、メモリ回路１４が、所定の特殊
効果に対する有効な画素だけを記憶並びに／又は供給し
、使わない画素を記憶又は供給しない様にすることがで
きる。

従って、有効な画素は、従来のフレーム・メモリ回路を
使った場合よりも、−層速くメモリ回路１４から再生す
ることができる。

以上述べたことはこの発明を例示する為に、好ましい実
施例を用いている。然し、当業者であれば、この発明の
範囲内でこれらの実施例に種々の変更を加えることがで
きることが理解されよう。

例えば、読取アドレス発生器２８ｂは書込みアドレス発
生器２８ａと全く同じである必要はない。

更に、第３図乃至第５図に示した実施例は別の実施例で
あると上に述べたが、これは当業者が、これらの別の実
施例の２つ以上の考えを１つのフレーム・メモリ回路１
４に組合せることを妨げるものではない。更に、当業者
であれば、フレーム・メモリ回路１４に追加のアドレス
処理能力を組込むことができることを理解されよう。こ
の様な追加のアドレス処理能力としては、フレームの線
の終りを示す信号、フレームの終りを示す信号、線の終
り及びフレームの終り信号が発生した時、アドレス・シ
ーケンサにランダムアクセス・アドレスを自動的に転送
することを含めることができる。

更に、この発明を理解する助けとして、具体的なフレー
ム及びメモリ・アレイの寸法を前に述べたが、この発明
が任意の特定の寸法に制限されないことを承知されたい
。当業者に明らかなこの様な全ての変更が、この発明の
範囲内に含まれることを承知されたい。

以上の説明に関連して、更に下記の項を開示する。

（１）　　直列アクセス及びランダム・アクセスの両方
ができる様にした、データ・ストリームを記憶して供給
するメモリ回路に於いて、アドレス入力及びデータ・ポ
ートを持つランダムアクセス・メモリ・アレイと、該メ
モリ・アレイのデータ・ポートに結合されたデータ・ポ
ートを持っていて、該メモリ・アレイの動作をデータ・
ストリームと同期させるデータ・バッフ？と、データ入
力を持つと共に、前記メモリ・アレイのアドレス入力に
結合された出力を持っていて、前記メモリ・アレイに相
次いで印加１べき一続きのメモリ・アドレスを発生する
アドレス・シーケンサと、該アドレス・シーケンサのデ
ータ入力に結合された出力を持っていて、前記アドレス
・シーケンサによって発生される前記一続きのメモリ・
アドレスを初期設定するランダムアクセス・アドレスを
供給するアドレス・バッファ・レジスタとを有するメモ
リ回路。

（２）　　（１）項に記載したメモリ回路に於いて、ア
ドレス・バッフ？・レジスタが直列ロード形シフトレジ
スタであるメモリ回路。

（３）　　（１）項に記載したメモリ回路に於いて、更
にアドレス・シーケンサに結合されていて、アドレスφ
バッファψレジスタに入っているデータをアドレス・シ
ーケンサに転送させる信号を受取る様になっている端子
を有するメモリ回路。

（４）　　（１）項に記載したメモリ回路に於いて、メ
モリ・アレイ、データ・バッファ、アドレス・シーケン
サ及びアドレス・バッファ・レジスタが１つの集積回路
に入っているメモリ回路。

（５）　　（１）項に記載したメモリ回路に於いて、ア
ドレス・シーケンサが２進カウンタであって、データ入
力がアドレス・バッファ・レジスタの出力に結合され、
出力がメモリ・アレイのアドレス入力に結合されている
メモリ回路。

（６）　　（１）項に記載したメモリ回路に於いて、ア
ドレス・シーケンサが、アドレス・シーケンサのデータ
入力として作用する節に結合されたデータ入力、及びア
ドレス・シーケンサの出力として作用する出力を持つ第
１のレジスタと、出力を持っていて、インクレメント・
ステップの値を記憶する第２のレジスタと、第１の入力
が前記第１のレジスタの出力に結合され、第２の入力が
前記第２のレジスタ出力に結合され、出力が前記第１の
レジスタのデータ入力に結合されている加輝器とで構成
されているメモリ回路。

（７）　　（１）項に記載したメモリ回路に於いて、デ
ータ・バッファがメモリ・アレイの動作を、該メモリ・
アレイに記憶されるデータ・ストリームと同期させ、ア
ドレス・シーケンサが、記憶されるデータ・ストリーム
をメモリφアレイに書込むメモリ・アドレスを発生し、
更にメモリ回路が、前記メモリ・アレイのデータ・ポー
トに結合されたデータ・ポートを持っていて、メモリ・
アレイの動作をメモリ回路から供給されるデータ・スト
リームに同期させる第２のデータ・バッファと、メモリ
・アレイのアドレス入力に結合された出力及びデータ入
力を持っていて、メモリ・アレイから供給されるデータ
・ストリームを読取る為に、メモリ・アレイに印加すべ
き一続きのメモリ・アドレスを発生する第２のアドレス
・シーケンサと、第２のアドレス発生器のデータ入力に
結合された出力を持っていて、第２のアドレス・シーケ
ンサによって発生される一続きのメモリ争アドレスの初
Ｉ］設定をするランダムアクセス・アドレスを供給する
第２のアドレス・バッファ・レジスタとを有するメモリ
回路。

（８）　　（１）項に記載したメモリ回路に於いて、更
に、出力を持っていて、アドレス・オフセット・データ
を記憶するアドレス・オフセット・レジスタと、アドレ
ス・バッファ・レジスタの出力に結合された第１の入力
、アドレス・オフセット・レジスタの出力に結合された
第２の入力、及びアドレス・バッファ・レジスタのデー
タ入力に結合された出力を持っていて、それまでのラン
ダムアクセス・アドレスと、前記アドレス・オフセット
・データとの和を表わすランダムアクセス・アドレスを
発生する加算器とを有するメモリ回路。

（９）　　（１）項に記載したメモリ回路に於いて、ア
ドレス・シーケンサのデータ入力に結合された出力を持
つ交代的なアドレス・バッファ・レジスタを有し、アド
レス・シーケンサによって発生される交代的な一続きの
メモリ・アドレスの初！１設定をする交代的なランダム
アクセス・アドレスを発生するメモリ回路。

（１０）直列アクセス及び限られたランダムアクセスが
できる様になっていて、データ・ストリームを記憶並び
に供給する集積メモリ回路に於いて、アドレス入力、デ
ータ入力ボート及びデータ出力ボートを持つランダムア
クセス・メモリ・アレイと、該メモリ・アレイのデータ
入力ボートに結合されたデータ・ポートを持っていて、
メモリ・アレイの動作を記憶されるデータ・ストリーム
と回期させる第１のデータ・バッファと、メモリ・アレ
イのデータ出力ボートに結合されたデータ・ポートを持
つていて、メモリ・アレイの動作を供給されるデータ・
ストリームと同期させる第゛２のデータ・バッファと、
第１のアドレス発生器が、メモリ・アレイに記憶される
データ・ストリームを書込む為に使われるアドレスを発
生し、第２のアドレス発生器がメモリ・アレイから供給
されるデータ・ストリームを読取る為に使われるアドレ
スを発生する様な第１及び第２のアドレス発生器とを有
し、該第１及び第２のアドレス発生器の各々は、メモリ
・アレイのアドレス入力に結合された出ツノ及びデータ
入力を持っていて、メモリ・アレイに印加されるメモリ
・アドレスを計数する２進カウンタ、及び該２進カウン
タのデータ入力に結合された出力を持っていて、２進カ
ウンタのカウントを開始させる初期ランダムアクセス・
メモリ・アドレスを供給する直列ロード形アドレス・バ
ッファ・レジスタで構成されている集積メモリ回路。

（１１）　　（１Ｇ）項に記載した集積メモリ回路に於
いて、前記第１及び第２のアドレス発生器の各々が、更
に、出力を持っていて、アドレス・オフセット・データ
を記憶するアドレス・オフセット・レジスタと、第１の
入力がアドレス・バッファ・レジスタの出力に結合され
、第２の入力がアドレス・オフセット・レジスタの出力
に結合され、出力がアドレス・バッファ・レジスタのデ
ータ入力に結合されていて、それまでのランダムアクセ
ス・アドレスとアドレス・オフセット・データの和をア
ドレス・バッファ・レジスタに供給する加算器とを有す
る集積メモリ回路。

（１２）　　（１Ｇ）項に記載した集積メモリ回路に於
いて、第１及び第２のアドレス発生器の各々が、２進カ
ウンタのデータ入力に結合された出力を持っていて、２
進カウンタが計数する交代的な初期ランダムアクセス・
メモリ・アドレスを供給する交代的なアドレス・バッフ
ァ・レジスタを有する集積メモリ回路。

（１３）ランダムアクセス・メモリ・アレイを用いてデ
ータ・メモリを記憶及び供給する方法に於いて、前記メ
モリ・アレイの動作に対して非同期的に記憶され且つ供
給されるデータ・ストリームが発生する様に、データ・
ストリームをメモリ・アレイに、並びにデータ・ストリ
ームをメモリ・アレイからバッフ７作用によって出し入
れし、ランダムアクセス令アドレスを発生し、該ランダ
ムアクセス・アドレスによって初期設定された一続きの
アドレスを発生し、該アドレスがランダムアクセス・メ
モリ・アレイに相次いで印加される工程を含む方法。

（１４）　　（１３）項に記載した方法に於いて、ラン
ダムアクセス・アドレスを発生する工程が、レジスタに
ランダムアクセス・アドレスを直列ロードする工程を含
む方法。

（１５）　　（１３）項に記載した方法に於いて、一続
きを発生する工程が、ランダムアクセス・メモリ・アレ
イに相次いで印加されるアドレスを発生する為に、デー
タ・ストリーム内の相次ぐデータ項目を計数する工程を
含む方法。

（１６）　　（１３）項に記載した方法に於いて、一続
きを発生する工程が、アレイに記憶されるデータ・スト
リームを書込む為のアドレスを発生し、更に、メモリ・
アレイから供給するデータ・ストリームを読取る為にラ
ンダムアクセス・メモリ・アレイに相次いで印加される
２番目の一続きのアドレスを発生し、該２）目の一続き
を発生する工程に、相次いで印加される一続きのアドレ
スの初期設定をするランダムアクセス−アドレスを供給
する工程を含む方法。

（１７）　　（１３）項に記載した方法に於いて、アド
レス・オフセット値を供給し、該アドレス・オフセット
値をランダムアクセス・アドレスに加算して第２のラン
ダムアクセス・アドレスを発生する工程を含む方法。

（１８）　　（１３）項に記載した方法に於いて、前記
一続きを発生する工程に対し、相次いで印加される２番
面の一続きのアドレスの初期設定をする第２のランダム
アクセス・アドレスを供給する工程を含む方法。

（１９）　　（１３）項に記載した方法に於いて、一続
きを発生する工程が、インクレメント・ステップ値を供
給し、該インクレメント・ステップ値を、前記一続きの
アドレスからの現在のアドレスと加算して、前記一続き
のアドレス中の次のアドレスを発生する工程を含む方法
。

（２０）メモリ回路１４がビデオ・フレーム・メモリと
して作用することができる様に特に構成された特徴を持
つメモリ回路１４を説明した。メ［り回路１４は、ダイ
ナミック・ランダムアクセス・メモリ・アレイ２４を持
ち、その入力及び出力データ・ポート２２にバッファ１
８．２０があって、メモリ・アレイ２４に対する非同期
的な読取、書込み及びリフレッシュのアクセスができる
様にする。メモリ回路１４は直列にも、ランダムにもア
クセスされる。アドレス発生器２Ｂがアドレス・バッフ
ァ・レジスタ３６を持っていて、これがランダムアクセ
ス・アドレス記憶すると共に、アドレス・シーケンサ４
０を持ら、これがメモリ・アレイ２４に対するアドレス
のストリームを供給する。アドレスのストリームに対す
る初期アドレスは、アドレス・バッファ・レジスタ３６
に記憶されているランダムアクセス・アドレスである。

【図面の簡単な説明】

第１図はこの発明を使うことができるビデオ表示スクリ
ーンのフレームを示す略図、第２図はこの発明に従って
構成されたメモリ回路のブロック図、第３図はこの発明
による第１の別の実施例のメモリ回路のアドレス発生器
の部分のブロック図、第４図はこの発明の第２の別の実
施例のメモリ回路のアドレス発生器の部分のブロック図
、第５図はこの発明によるメモリ回路のアドレス発生器
の部分で利用するアドレス・シーケンサのブロック図で
ある。 主な符号の説明 １６ａ：データ入力 １８ａ：直１ｆｉ１ラッチ ２０ａ：レジスタ ２４：メモリ・アレイ ３６ａニアドレス・バッファ・レジスタ４０ａニアドレ
ス・シーケンサ

Claims (2)

【特許請求の範囲】
1. （１）直列アクセス及びランダム・アクセスの両方がで
   きる様にした、データ・ストリームを記憶して供給する
   メモリ回路に於いて、アドレス入力及びデータ・ポート
   を持つランダムアクセス・メモリ・アレイと、該メモリ
   ・アレイのデータ・ポートに結合されたデータ・ポート
   を持つていて、該メモリ・アレイの動作をデータ・スト
   リームと同期させるデータ・バッファと、データ入力を
   持つと共に、前記メモリ・アレイのアドレス入力に結合
   された出力を持つていて、前記メモリ・アレイに相次い
   で印加すべき一続きのメモリ・アドレスを発生するアド
   レス・シーケンサと、該アドレス・シーケンサのデータ
   入力に結合された出力を持つていて、前記アドレス・シ
   ーケンサによつて発生される前記一続きのメモリ・アド
   レスを初期設定するランダムアクセス・アドレスを供給
   するアドレス・バッファ・レジスタとを有するメモリ回
   路。
2. （２）ランダムアクセス・メモリ・アレイを用いてデー
   タ・メモリを記憶及び供給する方法に於いて、前記メモ
   リ・アレイの動作に対して非同期的に記憶され且つ供給
   されるデータ・ストリームが発生する様に、データ・ス
   トリームをメモリ・アレイに、並びにデータ・ストリー
   ムをメモリ・アレイからバッファ作用によって出し入れ
   し、ランダムアクセス・アドレスを発生し、該ランダム
   アクセス・アドレスによって初期設定された一続きのア
   ドレスを発生し、該アドレスがランダムアクセス・メモ
   リ・アレイに相次いで印加される工程を含む方法。