JPS59207495A - パタ−ン発生回路 - Google Patents
パタ−ン発生回路Info
- Publication number
- JPS59207495A JPS59207495A JP58080871A JP8087183A JPS59207495A JP S59207495 A JPS59207495 A JP S59207495A JP 58080871 A JP58080871 A JP 58080871A JP 8087183 A JP8087183 A JP 8087183A JP S59207495 A JPS59207495 A JP S59207495A
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- JP
- Japan
- Prior art keywords
- memory
- data
- register
- read
- speed
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、工Ｃメモリを用いたバイナリデータからな
るパターンの発生装置に関し、特に０ジ、ツクＬＳＩテ
スタ用のテストパターンを発生ζせるのに適したもので
ある。
るパターンの発生装置に関し、特に０ジ、ツクＬＳＩテ
スタ用のテストパターンを発生ζせるのに適したもので
ある。
ロジックＬＳＩテスタを使ってロジックＬＳＩの試験、
評価を行なう場合、ロジ、、りＬＥＩＩの各入出力ビン
に適当なバイナリデータからなるテストパターンをリア
ルタイムで人名て、その出力金兄て評価を行なうように
されている。この場合、テストパターンは試験対象と方
るロジックＬＳＩのヌビードに合わせて入わ、てやらな
けねはならない。そのため、このテストパターンを予め
ＩＣメモリに記憶はせておいて１１１次読み出して供給
はせるようにするには比較的読み出し速度の速いメモリ
が必戟とされる。
評価を行なう場合、ロジ、、りＬＥＩＩの各入出力ビン
に適当なバイナリデータからなるテストパターンをリア
ルタイムで人名て、その出力金兄て評価を行なうように
されている。この場合、テストパターンは試験対象と方
るロジックＬＳＩのヌビードに合わせて入わ、てやらな
けねはならない。そのため、このテストパターンを予め
ＩＣメモリに記憶はせておいて１１１次読み出して供給
はせるようにするには比較的読み出し速度の速いメモリ
が必戟とされる。
しかも、試験対象となるａジ５．２りＬＳＩは、近年ま
すますビン倣が増加されかつ高速化ζｈる傾向にあるの
で、七ねだけ必要なテストパターンの搦（ステップＶ）
が多くなし、かつ高速度でテストパターンを供給してや
らなければならない。
すますビン倣が増加されかつ高速化ζｈる傾向にあるの
で、七ねだけ必要なテストパターンの搦（ステップＶ）
が多くなし、かつ高速度でテストパターンを供給してや
らなければならない。
ところが、現在バイポーラスタティックＲＡＭのような
高速のＩＣメモリは記憶８奮が４にワードしかなくロジ
、ＪりＬＳＩのテストパターンを記憶ζせるには非常に
数多くのメモリを使用しなけねばならない。しかも、高
速メモリは、グイナミリクＲＡＭのように比較的低速で
はあるが大きな記憶容＄を持つタイナミ、、、クメモリ
に比べて高価である。
高速のＩＣメモリは記憶８奮が４にワードしかなくロジ
、ＪりＬＳＩのテストパターンを記憶ζせるには非常に
数多くのメモリを使用しなけねばならない。しかも、高
速メモリは、グイナミリクＲＡＭのように比較的低速で
はあるが大きな記憶容＄を持つタイナミ、、、クメモリ
に比べて高価である。
そのため、ロジックＬ８工のスピードに合った速度でテ
ストパターン全供給できるよう方テストバクーン発生装
置を高速メモリを使って構成すると、テストパターンの
量が太きくなるに従ってコストが非常に高くなってしま
うという不都合がある。１穴、コストを下げるためメモ
リの数を少なくすると、メモリの容ｌが足りなくなり、
メインメモリから書き替メて使用しなければならなくな
る。そのため、テストパターンのステップが長くなるほ
ど書き名−えに要する時間によってテスト時間が長くさ
ねてしまりという不都合がある。
ストパターン全供給できるよう方テストバクーン発生装
置を高速メモリを使って構成すると、テストパターンの
量が太きくなるに従ってコストが非常に高くなってしま
うという不都合がある。１穴、コストを下げるためメモ
リの数を少なくすると、メモリの容ｌが足りなくなり、
メインメモリから書き替メて使用しなければならなくな
る。そのため、テストパターンのステップが長くなるほ
ど書き名−えに要する時間によってテスト時間が長くさ
ねてしまりという不都合がある。
この発明は上記のような背景の下になζ９女もので、大
量のテストパターン金記憶し、かつそねを試験対象とな
るＯジ、ツタＬＳＩのスピードに合わせて高速で供給で
きるよう々パターン発生装置を安価に構成できるように
するととを目的とする。
量のテストパターン金記憶し、かつそねを試験対象とな
るＯジ、ツタＬＳＩのスピードに合わせて高速で供給で
きるよう々パターン発生装置を安価に構成できるように
するととを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代赤的なものの概撤
全簡単に謂明すね−は、下記のとおりである・。
全簡単に謂明すね−は、下記のとおりである・。
すなわち、この発明は、テストパターンを記憶する工Ｃ
メモリとして安価なダイナミックメモリ全使用し、これ
を２以上のグループに分けてテストパターンを記憶させ
るとともに、各グループごとに高速のレジスタを設け、
メモリ内のテストパターンを一旦この高速レジスタに読
み吊し、一つの高速レジスタからテストパターンのデー
タを出力ζせている間に他のグループのメモリ群から別
のＸ？レジスクにテストパターン音読み出して保持させ
、これを繰シ返し実行させることによって、各メモリの
読比し速度よりも数倍速い速度でテストパターン全供給
できるようにして上記目的全達成するものである。
メモリとして安価なダイナミックメモリ全使用し、これ
を２以上のグループに分けてテストパターンを記憶させ
るとともに、各グループごとに高速のレジスタを設け、
メモリ内のテストパターンを一旦この高速レジスタに読
み吊し、一つの高速レジスタからテストパターンのデー
タを出力ζせている間に他のグループのメモリ群から別
のＸ？レジスクにテストパターン音読み出して保持させ
、これを繰シ返し実行させることによって、各メモリの
読比し速度よりも数倍速い速度でテストパターン全供給
できるようにして上記目的全達成するものである。
旬下図面を用いてこの発明を具体的に訝明する。
実施例
図において、Ｌ Ｍ ’１およびＬＭ２ｉｊそれぞれ８
個のダイナミックメモリＤＭｏ−ＤＭ７とＤＭ８〜Ｄ
Ｍ Ｈ５から方るメモリボードで、メモリボードＬＭＩ
内の各メモリＤＭ、−ＤＭ７は、コントローラ０ＯＮＴ
から供給ζ力、るアドレス信号Ａ１によって同町に同一
の番地がアクセスざｔろようにされている。壕ｆｃ、同
様に、メモリボードＬＭＺ内の各メモリＤＭ８〜Ｄ Ｍ
１５は、コントローラ０ＯＮＴから仙給ζわるアドレ
ス信号Ａ２によって同時に同一の番地がアクセスされる
ようにでれている。こｉ″ＩＶＣよって、上記メモリポ
ー）ＬＭｌおよびＬＭ２からはそねぞれ８ヒツトのデー
タが並列に読み出孕力る。
個のダイナミックメモリＤＭｏ−ＤＭ７とＤＭ８〜Ｄ
Ｍ Ｈ５から方るメモリボードで、メモリボードＬＭＩ
内の各メモリＤＭ、−ＤＭ７は、コントローラ０ＯＮＴ
から供給ζ力、るアドレス信号Ａ１によって同町に同一
の番地がアクセスざｔろようにされている。壕ｆｃ、同
様に、メモリボードＬＭＺ内の各メモリＤＭ８〜Ｄ Ｍ
１５は、コントローラ０ＯＮＴから仙給ζわるアドレ
ス信号Ａ２によって同時に同一の番地がアクセスされる
ようにでれている。こｉ″ＩＶＣよって、上記メモリポ
ー）ＬＭｌおよびＬＭ２からはそねぞれ８ヒツトのデー
タが並列に読み出孕力る。
ＨＲＩおよびＨＲ２は、上記メモリボードＬＭ１および
ＬＭ２から読み出されｆｃ８ビットのデータをそれぞれ
う１２．チする高速のレジスタである。
ＬＭ２から読み出されｆｃ８ビットのデータをそれぞれ
う１２．チする高速のレジスタである。
このレジスタ１（Ｒ１とＨＲ２は、上記コントローラａ
ａ Ｎ Ｔから出力されるライトクロ、りＷＲＣＬＫ
とセレクト信郵ＳＥＬとを入力信号とす７．＞ Ａ ｉ
Ｊ Ｄゲー）Ｇｌと、ライトクロ、７りＷＲＯＬＫとセ
レクト信号ＳＥＬの反転信号を入力信号とするＡＮＤゲ
ートＧ２とによって、交互に動作さｔｌて、メモリボー
ドＬＭｉとＬＭ２から訟みｌ１ｌＬｌこれに８ビヴトの
データを取り込みラッチする。
ａ Ｎ Ｔから出力されるライトクロ、りＷＲＣＬＫ
とセレクト信郵ＳＥＬとを入力信号とす７．＞ Ａ ｉ
Ｊ Ｄゲー）Ｇｌと、ライトクロ、７りＷＲＯＬＫとセ
レクト信号ＳＥＬの反転信号を入力信号とするＡＮＤゲ
ートＧ２とによって、交互に動作さｔｌて、メモリボー
ドＬＭｉとＬＭ２から訟みｌ１ｌＬｌこれに８ビヴトの
データを取り込みラッチする。
次に、ＭＰＩ、ＭＰ２は、上記コンｌ−ｏ−ラＣ０ＮＴ
から供給さ力る込折制御信号Ｓ。−８２を受けて、上記
レジスタＨＲＩとＨＲ２内にう、２チさねている読出し
データ全一ビットすつ１餉番に読み吊して切換回路Ｙに
送る。切換回路Ｙは上記セレクト信号５ＩＤＬのレベル
に応じて、上記マルチプレク→ＭＰ１寸７？ＣはＭＰ２
のいずｈか一力から送ら力て来るデータのみを通過させ
て、出力端子Ｄｏｕｔｋ介して外部へ出力させる。
から供給さ力る込折制御信号Ｓ。−８２を受けて、上記
レジスタＨＲＩとＨＲ２内にう、２チさねている読出し
データ全一ビットすつ１餉番に読み吊して切換回路Ｙに
送る。切換回路Ｙは上記セレクト信号５ＩＤＬのレベル
に応じて、上記マルチプレク→ＭＰ１寸７？ＣはＭＰ２
のいずｈか一力から送ら力て来るデータのみを通過させ
て、出力端子Ｄｏｕｔｋ介して外部へ出力させる。
上記レジスタＨＲＩとＨＲ２にう、チζｉ、＊１６ビツ
トのデータをすべて読み出すのにａ−妄な時間をこのシ
ステムの一サイクルと定義スると、サイクルタイムの最
小時間は、使用されるダイナミックメモリＤＭｏ−ＤＭ
＋５のアクセス時間によって決定ζ力、メモリのアクセ
ス時間の４倍にされる。
トのデータをすべて読み出すのにａ−妄な時間をこのシ
ステムの一サイクルと定義スると、サイクルタイムの最
小時間は、使用されるダイナミックメモリＤＭｏ−ＤＭ
＋５のアクセス時間によって決定ζ力、メモリのアクセ
ス時間の４倍にされる。
つまり、メモリからの読出しだけならばシステムのサイ
クルタイムはメモリのアクセス時間の２倍でよいが、ダ
イナミックメモリはリフレッシュ全必髪とする。そこで
、この実施例では半サイクルの前半でメモリの読出しを
行ない徒手でリフレ。
クルタイムはメモリのアクセス時間の２倍でよいが、ダ
イナミックメモリはリフレッシュ全必髪とする。そこで
、この実施例では半サイクルの前半でメモリの読出しを
行ない徒手でリフレ。
シュを行なうようにζねている。
ｆｌ］えは、メモリのアクセス時間音２００ＤＳとする
と、サイクルタイムに４倍の８００ｎｓにされる。この
とき、リードクロックＷＲＣＬＫの周期は、第２図に示
すように、１サイクルの１／２に享わ、ｔｆｃセレクト
信号ＳＥＬは、サイクルタイムの１７２の周期でハイレ
ベルからロウレベル、ロウレベルからハイレベルに変化
されるようにさノする。切に、マルチプレクサ用の選択
制御信号Ｓ。
と、サイクルタイムに４倍の８００ｎｓにされる。この
とき、リードクロックＷＲＣＬＫの周期は、第２図に示
すように、１サイクルの１／２に享わ、ｔｆｃセレクト
信号ＳＥＬは、サイクルタイムの１７２の周期でハイレ
ベルからロウレベル、ロウレベルからハイレベルに変化
されるようにさノする。切に、マルチプレクサ用の選択
制御信号Ｓ。
はセレクト信号ＳＥＬを１７２に分周した信号に、また
選択１御信号Ｓ、とＳ２はＳｏ會さらに１／２．１／４
に分周した信号とζねる。
選択１御信号Ｓ、とＳ２はＳｏ會さらに１／２．１／４
に分周した信号とζねる。
このようか制御信号が上記コントローラＣ０ＮＴからレ
ジスタＨＲＩ、ＨＲ２、マルチブレク→Ｊ［ＰＩ 、Ｍ
Ｐ２に供給さねると、最初にセレクト４５号ＳＥＬの）
・イレベルの期間にレジスタ１（Ｒ１に取り必まわた８
ビ、ットのデータが、セレクト信号５ＩＩＣＬがロウに
されている時間内に、マルチプレクサＭ Ｐ １によっ
て−ヒットすつ次々と読み出きれ出力さ力、る。そして
、このレジスタＨＲＩ内のデータの読出しを行なってい
る半サイクル内の、初めの１７４サイクルでメモリボー
ドＬＭＺ内のメモリＤＭ８〜ＤＭ、５ から８ビ、トの
データが読み出ζわてレジスタＨＲ２にう、１．チζわ
るとともに、残りの１／４サイクルでメモリＤ Ｍｏ−
ＤＭＩ５のリフレッシュが行なわれるようにされている
。
ジスタＨＲＩ、ＨＲ２、マルチブレク→Ｊ［ＰＩ 、Ｍ
Ｐ２に供給さねると、最初にセレクト４５号ＳＥＬの）
・イレベルの期間にレジスタ１（Ｒ１に取り必まわた８
ビ、ットのデータが、セレクト信号５ＩＩＣＬがロウに
されている時間内に、マルチプレクサＭ Ｐ １によっ
て−ヒットすつ次々と読み出きれ出力さ力、る。そして
、このレジスタＨＲＩ内のデータの読出しを行なってい
る半サイクル内の、初めの１７４サイクルでメモリボー
ドＬＭＺ内のメモリＤＭ８〜ＤＭ、５ から８ビ、トの
データが読み出ζわてレジスタＨＲ２にう、１．チζわ
るとともに、残りの１／４サイクルでメモリＤ Ｍｏ−
ＤＭＩ５のリフレッシュが行なわれるようにされている
。
それから、次の半サイクルの前半では、再びメモリボー
ＦＬＭＩ内のメモリＤＭｏ−ＤＭ７から８ビットのデー
タが読み出でれてレジスタＨＲＩに転送さ名、リフレッ
シュが行なわわるとともに、その間に、レジスタＨＲ２
にう、ッチでれているデータがマルチプレクサＭＰ２に
よって一ピ、ットずつｌｌｌｆｆｉ番に出力づれろ。
ＦＬＭＩ内のメモリＤＭｏ−ＤＭ７から８ビットのデー
タが読み出でれてレジスタＨＲＩに転送さ名、リフレッ
シュが行なわわるとともに、その間に、レジスタＨＲ２
にう、ッチでれているデータがマルチプレクサＭＰ２に
よって一ピ、ットずつｌｌｌｆｆｉ番に出力づれろ。
Ｊ）記（７） ４ 合、レジスタＨＲＩの最初の読吊し
を行なっている間のメモリボードＬＭＺ内の訟出しは、
その前に行なわわだメモリボー）’ＬＭ１の読出しと同
じ番地をアクセスすることによって行方う。１飢 レジ
スタＩ（Ｒ２からの断出しを行なっている間のメモリボ
ードＬＭＩの読出しのときにに番地を一つ進めて、次の
番地に記憶されているデータの臥出しを行なう。
を行なっている間のメモリボードＬＭＺ内の訟出しは、
その前に行なわわだメモリボー）’ＬＭ１の読出しと同
じ番地をアクセスすることによって行方う。１飢 レジ
スタＩ（Ｒ２からの断出しを行なっている間のメモリボ
ードＬＭＩの読出しのときにに番地を一つ進めて、次の
番地に記憶されているデータの臥出しを行なう。
上記動作を繰り返えすことによって、すべてのメモリＤ
Ｍ ６ ” Ｄ Ｍ １５ に記ｔＴ］Ｌ’わてい
る全データを−ヒ、、トずつシーケンシャルにＷｆＧみ
出すことがｎ」能にされる。しかも−サイクル中に１６
ステツプで読出しが行なわれるたし、−ビ、ットのテー
クの訟出しに硯する時間は、メモリのアクセス時間の１
／４になる。つまシ、この実施例のシステムではメモリ
の読、出し速度の４倍の速さでデータの経・出しが可能
となる。
Ｍ ６ ” Ｄ Ｍ １５ に記ｔＴ］Ｌ’わてい
る全データを−ヒ、、トずつシーケンシャルにＷｆＧみ
出すことがｎ」能にされる。しかも−サイクル中に１６
ステツプで読出しが行なわれるたし、−ビ、ットのテー
クの訟出しに硯する時間は、メモリのアクセス時間の１
／４になる。つまシ、この実施例のシステムではメモリ
の読、出し速度の４倍の速さでデータの経・出しが可能
となる。
従って、ロジックＬＳＩ用のテスタに上記システム全テ
ストパターンの発生装置として適用し、質屋のテストパ
ターンを構成するバイナリデータを、先ず最初の１６ビ
、ットを・、メモリＤＭｏ−ＤＭＩ５の０番地に、メモ
リに与乏られている番号の順に入わ、次にメモリＤＭｏ
−ＤＭ、５０１番地、に次の１６ヒ５．トを入ねるとい
うようにして、記憶させておく。そして、第２図に示す
ようなタイミングの制御信号によって、システムを上記
のごとく動作でせることによシ、低速のダイナミ、、り
ＲＡｈｉを用し・てｂても庖望のテストパターンを、試
験対象となるロジックＬＳＩのスピードに合った返・度
で供給させることができる。
ストパターンの発生装置として適用し、質屋のテストパ
ターンを構成するバイナリデータを、先ず最初の１６ビ
、ットを・、メモリＤＭｏ−ＤＭＩ５の０番地に、メモ
リに与乏られている番号の順に入わ、次にメモリＤＭｏ
−ＤＭ、５０１番地、に次の１６ヒ５．トを入ねるとい
うようにして、記憶させておく。そして、第２図に示す
ようなタイミングの制御信号によって、システムを上記
のごとく動作でせることによシ、低速のダイナミ、、り
ＲＡｈｉを用し・てｂても庖望のテストパターンを、試
験対象となるロジックＬＳＩのスピードに合った返・度
で供給させることができる。
なお、試験対象となるロジ１．りＬＳＩが多数のビンを
有する場合、上記実施例の装置を冬ピンに対応した数だ
け用意して、各々のメモリボード内に上記のような１贈
序で各テストパターンを構成するバイナリデータを記憶
ζせて訃けはよい。
有する場合、上記実施例の装置を冬ピンに対応した数だ
け用意して、各々のメモリボード内に上記のような１贈
序で各テストパターンを構成するバイナリデータを記憶
ζせて訃けはよい。
試験対象となるロジックＬＳＩのピン徐が増力口すると
それだけテストパターンのステップ倣が多くなり、人容
坩のメモリが必要とづれるが、本発明によりけ、テスト
パターンを記憶するメモリとして安価な大容量のダイナ
ミックＲＡＭ’ｉ使用し２て簡産に１メガステップ稈度
まで拡張することができろ。そのため、高１’ａＴｉな
バイポーラスタテイ、。
それだけテストパターンのステップ倣が多くなり、人容
坩のメモリが必要とづれるが、本発明によりけ、テスト
パターンを記憶するメモリとして安価な大容量のダイナ
ミックＲＡＭ’ｉ使用し２て簡産に１メガステップ稈度
まで拡張することができろ。そのため、高１’ａＴｉな
バイポーラスタテイ、。
りＲＡ Ｍ ｆ便用するのに比べてに゛るかに安価にテ
ストパターンの発生装備を構成することができる。
ストパターンの発生装備を構成することができる。
しかも、上記実施例では、−サイクル（８００ｎｓ ）
に２回、すなわち４００ｎ８ごとにダイナミックメモリ
ＤＭｏ−ＤＭ、５ のリフレアシュが行なわ力るように
ζわてｂるので、２ｍｓ内に最高５０００回程度リフレ
１１．シュサイクル金入カることができる。従って、使
用さＪするダイナミ１１．クメモリＤＭｏ〜Ｄ Ｍ １
５ ががなカ大容盆のものであっても充分に全と、、ト
を２ ｍ ｓに少なくとも一回リフレッシュでぜて記憶
情報の消滅を防止することができる。
に２回、すなわち４００ｎ８ごとにダイナミックメモリ
ＤＭｏ−ＤＭ、５ のリフレアシュが行なわ力るように
ζわてｂるので、２ｍｓ内に最高５０００回程度リフレ
１１．シュサイクル金入カることができる。従って、使
用さＪするダイナミ１１．クメモリＤＭｏ〜Ｄ Ｍ １
５ ががなカ大容盆のものであっても充分に全と、、ト
を２ ｍ ｓに少なくとも一回リフレッシュでぜて記憶
情報の消滅を防止することができる。
なお、上記実施例では、メモリボードＬＭＩ 。
ＬＭ２が各々８個のメモリによって構成さねているが、
メモリボードを構成するメモリのひはと九に限定でねる
ものではない１．ｉｉ＊、 メモリボードとこれに付
属するレジスタを３個月上設けてそのうち一つ全順番に
選択してテストパターンの読出し全行なわせるように構
成することも可能である。
メモリボードを構成するメモリのひはと九に限定でねる
ものではない１．ｉｉ＊、 メモリボードとこれに付
属するレジスタを３個月上設けてそのうち一つ全順番に
選択してテストパターンの読出し全行なわせるように構
成することも可能である。
匂十説明し穴ごとくこの発明は、複数個のダイナミ、ツ
クメモリから力る２以上のメモリ群と、該メモリ群に対
応してそれぞれ設けら−ｈ女レジスタと、該レジスタ内
のデータ全一ビットずつ取り出して邑力妊ゼる選択出力
手段とを設け、各メモリ群内のメモリからレジスタへの
データの転送および各レジスタからのデータの取出しを
、そわそわ交互に繰り返し実行きせるようにしたので、
大量のパターンを記憶し、かつ七名を高速で取如出して
供給することができるパターン発生装置を、低価格で大
容量のダイナミックメモリを使うことによって、安価に
構成することができろと込う効果がある。
クメモリから力る２以上のメモリ群と、該メモリ群に対
応してそれぞれ設けら−ｈ女レジスタと、該レジスタ内
のデータ全一ビットずつ取り出して邑力妊ゼる選択出力
手段とを設け、各メモリ群内のメモリからレジスタへの
データの転送および各レジスタからのデータの取出しを
、そわそわ交互に繰り返し実行きせるようにしたので、
大量のパターンを記憶し、かつ七名を高速で取如出して
供給することができるパターン発生装置を、低価格で大
容量のダイナミックメモリを使うことによって、安価に
構成することができろと込う効果がある。
輝上本発明渚によってな享れに発明を実施例１にもとづ
き具体的に説明したか、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しないか、囲で種々変
更可能であることはいうまでもない。
き具体的に説明したか、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しないか、囲で種々変
更可能であることはいうまでもない。
上記実施例では、本発明ｆａシックＬＳＩテスｌ用のテ
ストパターン発生装置に適用したものについて説明しｔ
（が、この発明はこれに限定てれるものでなく 大量の
バイナリデータからなるパターン全発生させる必俊があ
る場合に適用できるものである。
ストパターン発生装置に適用したものについて説明しｔ
（が、この発明はこれに限定てれるものでなく 大量の
バイナリデータからなるパターン全発生させる必俊があ
る場合に適用できるものである。
第１図は本発明に係るパターン発生装置の一実飽例を示
すプロ１．り構成図、 第２図はその装置における各種制御信号のタイミングを
示すタイミングチャートである。 ＬＭＩ 、ＬＭ２・・・メモリ群（メモリボード）、Ｄ
Ｍｏ％ＤＭ＋５・・・ダイナミックメモリ、ＨＲＩ、）
ｌＲ２・・・レジスタ、ＭＰｌ、ＭＰ２・・・選択出力
手段（マルチプレクサ）。 ２・−゛、
すプロ１．り構成図、 第２図はその装置における各種制御信号のタイミングを
示すタイミングチャートである。 ＬＭＩ 、ＬＭ２・・・メモリ群（メモリボード）、Ｄ
Ｍｏ％ＤＭ＋５・・・ダイナミックメモリ、ＨＲＩ、）
ｌＲ２・・・レジスタ、ＭＰｌ、ＭＰ２・・・選択出力
手段（マルチプレクサ）。 ２・−゛、
Claims (1)
- 【特許請求の範囲】 １、 Ｗｉ＆個のダイナミックメモリからなる２以上
のメモリ群と、該メモリ群に対応してそれぞれ設けられ
た各メモリ群内のダイナミックメモリのむと同じビ１．
ト紗のレジスタと、該レジスタ内のデータを一ビットず
つ順次取り出しτ出力させる遺析出力手得と全備乏、上
記各メモリ群内のダイナミックメモリから上記レジスタ
へのデータの訪Ｗ。 し転送および上記各レジスタからのデータの取出しを、
各々交互ＫＨ＝シ返λし実行させることによりバイナリ
データがシーケンシャルに出力されるようにでれてなる
ことを特徴とするパターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080871A JPS59207495A (ja) | 1983-05-11 | 1983-05-11 | パタ−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080871A JPS59207495A (ja) | 1983-05-11 | 1983-05-11 | パタ−ン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207495A true JPS59207495A (ja) | 1984-11-24 |
Family
ID=13730401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080871A Pending JPS59207495A (ja) | 1983-05-11 | 1983-05-11 | パタ−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125013A (ja) * | 1987-07-29 | 1989-05-17 | Ando Electric Co Ltd | パタ−ン発生装置 |
| WO1990015999A1 (en) * | 1989-06-16 | 1990-12-27 | Advantest Corporation | Test pattern generator |
-
1983
- 1983-05-11 JP JP58080871A patent/JPS59207495A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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