JPH01125013A - パタ−ン発生装置 - Google Patents
パタ−ン発生装置Info
- Publication number
- JPH01125013A JPH01125013A JP62189754A JP18975487A JPH01125013A JP H01125013 A JPH01125013 A JP H01125013A JP 62189754 A JP62189754 A JP 62189754A JP 18975487 A JP18975487 A JP 18975487A JP H01125013 A JPH01125013 A JP H01125013A
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- 230000014759 maintenance of location Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、ダイナミックメモリ（以下、ＤＲＡＭとい
う。）を使用したパターン発生装置についてのものであ
る。
う。）を使用したパターン発生装置についてのものであ
る。
（ｂ）従来技術と問題点
ＩＣの機能を試験するためのパターンの容量は、試験さ
れるＩＣがもつゲート数の２乗から３乗に比例するとい
われている。
れるＩＣがもつゲート数の２乗から３乗に比例するとい
われている。
例えば、１万ゲートをもつＩＣのすべての機能を試験す
るためには、少なくとも１億個のパターンが必要になる
。
るためには、少なくとも１億個のパターンが必要になる
。
このような場合の従来装置はメモリなどで構成されてお
り、メモリに記憶されているパターン信号をメモリから
読み出すようにしている。
り、メモリに記憶されているパターン信号をメモリから
読み出すようにしている。
メモリとしてはスタティックメモリに比べて消ｆｆ電力
が小さく記憶容量の大きなりＲＡＭを使用する方法も考
えられる。
が小さく記憶容量の大きなりＲＡＭを使用する方法も考
えられる。
しかし、（）ＲＡＭを使用すると、ＤＲＡＭから連続し
て読み出せるパターンの長さがＤＲＡＭのりフレシュ周
期で制限されてしまうという問題がある。
て読み出せるパターンの長さがＤＲＡＭのりフレシュ周
期で制限されてしまうという問題がある。
次に、パターン信号の周期が５０ｎ ｓの場合に、１億
個のパターン信号をＤＲＡＭから読み出す場合を第３図
のＤＲＡＭの動作状１図で説明する。
個のパターン信号をＤＲＡＭから読み出す場合を第３図
のＤＲＡＭの動作状１図で説明する。
第３図アはＤＲＡＭの動作状態を示し、第３図アのＴＩ
はＤＲＡＭのデータ保持時間で、時間Ｔ１の間にＤＲＡ
Ｍからパターン信号を読み出す。
はＤＲＡＭのデータ保持時間で、時間Ｔ１の間にＤＲＡ
Ｍからパターン信号を読み出す。
なお、第３図アは時間Ｔ１が２ｍｓの場合を示す。
第３図アの時間Ｔ２でＤＲＡＭをリフレッシュする。
したがって、第３図イに示すように、ＤＲＡＭから連続
して読み出せるパターン信号の個数は、２ｍｓ÷５０ｎ
ｓ／個＝４万個になる。
して読み出せるパターン信号の個数は、２ｍｓ÷５０ｎ
ｓ／個＝４万個になる。
ＤＲＡＭから周Ｎ ５０ ｎ ｓのパターン信号を１億
個読み出すためには、第３図アのＤＲＡＭの動作を１億
個÷４万個＝２５０回繰り返す必要があるが、パターン
信号を発生するのに、途中で第３図アの時間Ｔ２が２５
０回必要になり、連続的なパターンを発生することがで
きないという問題がある。
個読み出すためには、第３図アのＤＲＡＭの動作を１億
個÷４万個＝２５０回繰り返す必要があるが、パターン
信号を発生するのに、途中で第３図アの時間Ｔ２が２５
０回必要になり、連続的なパターンを発生することがで
きないという問題がある。
（ｃ）発明の目的
この発明は、同じパターン信号を記憶するＤＲＡＭを複
数採用し、ＤＲＡＭのデータ保持時間に対応する長さの
パターン信号よりも長いパターン信号を連続して読み出
せるパターン発生装置の提供を目的とする。
数採用し、ＤＲＡＭのデータ保持時間に対応する長さの
パターン信号よりも長いパターン信号を連続して読み出
せるパターン発生装置の提供を目的とする。
（ｄ）発明の実施例
次に、この発明による実施例の構成図を第１図に示す。
第１図の１はアドレス発生部、２はリフレッシュ制御部
、３と４はセレクタ、５と６１２ＤＲＡＭ１７はセレク
タ、８は出力端子である。
、３と４はセレクタ、５と６１２ＤＲＡＭ１７はセレク
タ、８は出力端子である。
アドレス発生ａＢ １は、パターンアドレスｌｌを出シ
、パターンアドレス１１をセレクタ３の人力Ａとセレク
タ４の入力Ｂｅ入れる。
、パターンアドレス１１をセレクタ３の人力Ａとセレク
タ４の入力Ｂｅ入れる。
リフレッシュ制御部２は、リフレッシュアト、レス２１
とセレクト信号２２を出す。
とセレクト信号２２を出す。
リフレッシュアドレス″２１はセレクタ３の入力Ｂとセ
レクタ４０人力Ａ°に加えられる。
レクタ４０人力Ａ°に加えられる。
セレク）信号２２は、繰り返し時間Ｔで論理「０」とｆ
ｌＪに変する信号であり、セレクタ３・４・７の各制御
端子Ｓに加えられる。
ｌＪに変する信号であり、セレクタ３・４・７の各制御
端子Ｓに加えられる。
セレクタ３・４１１７には、それぞれ入力Ａｅ大入力・
出力Ｃがあり、セレクト信号２２により入力Ａまたは入
力Ｂを出力Ｃに接続されるヵセレクト信号２２の繰り返
し時間Ｔは、例えばＤＲＡＭ５・６のデータ保持時間が
２ｍｓの場合、２倍の４ｍｓにな−るように設定される
。
出力Ｃがあり、セレクト信号２２により入力Ａまたは入
力Ｂを出力Ｃに接続されるヵセレクト信号２２の繰り返
し時間Ｔは、例えばＤＲＡＭ５・６のデータ保持時間が
２ｍｓの場合、２倍の４ｍｓにな−るように設定される
。
セレクタ３は、セレクト信号２２が論理「Ｏ」のとき、
入力Ａを出力Ｃに接続し、アドレス発生部１からのパタ
ーンアドレス１１をＤＲＡＭ５１．：加える。セレクト
信号２２が論理〔１」のとき、入力Ｂを出力Ｃに接続し
、リフレッシュアドレス２１をＤＲＡＭ５に加える。
入力Ａを出力Ｃに接続し、アドレス発生部１からのパタ
ーンアドレス１１をＤＲＡＭ５１．：加える。セレクト
信号２２が論理〔１」のとき、入力Ｂを出力Ｃに接続し
、リフレッシュアドレス２１をＤＲＡＭ５に加える。
セレクタ４に対するパターンアドレス１」とリフレッシ
ュアドレス２１の接続は、セレクタ３に対する接続と反
対になっている。すなわち、パターンアドレス１１はセ
レクタ４の入力Ｂ１こ接続されており、リフレッシュア
ドレス２１はセレクタ４０入力Ａに接続されている。
ュアドレス２１の接続は、セレクタ３に対する接続と反
対になっている。すなわち、パターンアドレス１１はセ
レクタ４の入力Ｂ１こ接続されており、リフレッシュア
ドレス２１はセレクタ４０入力Ａに接続されている。
ＤＲＡＭ５はセレクト信号２２がｒＯＪのとき、パター
ンアドレス１１に格納しているパターン信号５１を出し
、セレクタ７の人力Ａに加える。
ンアドレス１１に格納しているパターン信号５１を出し
、セレクタ７の人力Ａに加える。
また、ＤＲＡＭ５はセレクト信号２２が「１」のとき、
リフレッシュアドレス２１でリフレッシュされる。
リフレッシュアドレス２１でリフレッシュされる。
なお、ＤＲＡＭ５とＤＲＡＭ８には同じパターン信号を
格納する。
格納する。
セレクタ７は、セレクト信号２２が「０」のとき、入力
Ａを出力Ｃに接続し、ＤＲＡＭ５からのパターン信号５
１を出力端子８に出し、セレクト信号２２が「１」のと
き、入力Ｂを出力Ｃに接続し、ＤＲＡＭ６からのパター
ン信号６１を出力端子８に出す。
Ａを出力Ｃに接続し、ＤＲＡＭ５からのパターン信号５
１を出力端子８に出し、セレクト信号２２が「１」のと
き、入力Ｂを出力Ｃに接続し、ＤＲＡＭ６からのパター
ン信号６１を出力端子８に出す。
第１図の作用をまとめると、次のようになる。
セレクト信号２２を「０」にすると、セレクタ３・４・
７の各人力Ａがそれぞれ出力Ｃに接続され、パターンア
ドレス１１がＤＲＡＭ５に加えられ、ＤＲＡＭ５に格納
されているパターン信号５１が出力端子８に出て（ると
ともに、リフレッシュアドレス２１がＤＲＡＭ６に加え
られ、ＤＲＡＭ６はリフレッシュされる。
７の各人力Ａがそれぞれ出力Ｃに接続され、パターンア
ドレス１１がＤＲＡＭ５に加えられ、ＤＲＡＭ５に格納
されているパターン信号５１が出力端子８に出て（ると
ともに、リフレッシュアドレス２１がＤＲＡＭ６に加え
られ、ＤＲＡＭ６はリフレッシュされる。
セレクト信号２２を「１」にすると、セレクタ３・４＠
７の各人力Ｂがそれぞれ出力Ｃに接続され、パターンア
ドレス１１がＤＲＡＭ６に加えられ、ＤＲＡＭ＋３に格
納されているパターン信号６１が出力端子８に出てくる
とともに、リフレッシュアドレス２１がＤＲＡＭ５に加
えられ、ＤＲＡＭ５はリフレッシュされる。
７の各人力Ｂがそれぞれ出力Ｃに接続され、パターンア
ドレス１１がＤＲＡＭ６に加えられ、ＤＲＡＭ＋３に格
納されているパターン信号６１が出力端子８に出てくる
とともに、リフレッシュアドレス２１がＤＲＡＭ５に加
えられ、ＤＲＡＭ５はリフレッシュされる。
次に、第１図の作用を第２図のタイムチャートを参照し
て説明する。
て説明する。
第２図では、ＤＲＡＭ５・６のデータ保持時間がＴ／２
であるとする。
であるとする。
第２図アはアドレス発生部１からのパターンアドレス１
１の波形図であり、パターンアドレス１１が「１」〜「
８」の場合を示す。
１の波形図であり、パターンアドレス１１が「１」〜「
８」の場合を示す。
第２図才は、繰り返し時間Ｔのセレクト信号２２の波形
図であり、論理「０」の時間と論理「１」の時間は同じ
で、Ｔ／２である。
図であり、論理「０」の時間と論理「１」の時間は同じ
で、Ｔ／２である。
第２図つはリフレッシュ制御部２からのリフレッシュア
ドレス２１の波形図である。
ドレス２１の波形図である。
第２図工はセレクタ３の出力波形図であり、第２図才は
セレクタ４の出力波形図である。
セレクタ４の出力波形図である。
第２図工と第２図才は、第２図才の論理「０」と「１」
の時間に対応して、それぞれ次のような状態を示す。
の時間に対応して、それぞれ次のような状態を示す。
第２図才のセレクト信号２２が論理「０」の繰り返し時
間のとき ■ 第２図工は、第２図アのパターンアドレス１１の「
１」〜「４」と同じものである。
間のとき ■ 第２図工は、第２図アのパターンアドレス１１の「
１」〜「４」と同じものである。
■ 第２図才は第２図つのリフレッシュアドレス２１と
同じものである。
同じものである。
■ すなわち、ＤＲＡＭ５のアドレス「１」〜「４」に
記憶されているパターン信号５１がＤＲＡＭ５から読み
出される。
記憶されているパターン信号５１がＤＲＡＭ５から読み
出される。
■ ＤＲＡＭＳはリフレッシュアドレス２１でリフレッ
シュされる。
シュされる。
第２図才のセレクト信号２２が論理「１」の繰り返し時
間のとき ■ 第２図工は第２図つのリフレッシュアドレス２１と
同じものである。
間のとき ■ 第２図工は第２図つのリフレッシュアドレス２１と
同じものである。
■ 第２図才は、第２図アのパターンアドレス１１の「
５」〜「８」と同じものになる。
５」〜「８」と同じものになる。
■ すなわち、ＤＲＡＭ５はリフレツユアドレス２１で
リフレッシュされる。
リフレッシュされる。
■ ＤＲＡＭＳのアドレス「５」〜「８」ζこ記憶され
ているパターン信号６１がＤＲＡＭ６から読み出される
。
ているパターン信号６１がＤＲＡＭ６から読み出される
。
第２図力は、セレクタ７の出力波形図であり、第２図才
が論理「０」のときは、ＤＲＡＭ５からのパターン信号
５１に対応する。
が論理「０」のときは、ＤＲＡＭ５からのパターン信号
５１に対応する。
また、第２図力は、第２図才が論理「１」のときは、Ｄ
ＲＡＭＳからの／ずターン信号６１ｉこ対応する。
ＲＡＭＳからの／ずターン信号６１ｉこ対応する。
すなわち、第２図力は、ＤＲＡＭ５・６のデータ保持時
間（Ｔ／２）の２倍の時間（Ｔ）、セレクタ７から連続
してパターン信号５１−＋３１が取り出されている１大
嘘を示す。
間（Ｔ／２）の２倍の時間（Ｔ）、セレクタ７から連続
してパターン信号５１−＋３１が取り出されている１大
嘘を示す。
（ｅ）発明の効果
この発明によれば、同じパターン信号を格納しているＤ
ＲＡＭＩＩ数採用し、交互にＤＲＡＭからパターン信号
を読み出すとともに、読み出しをしていないＤＲＡＭは
リフレッシュしているので、ＤＲＡＭのデータ保持時間
に対応する長さのパターン信号よりも長いパターン信号
を連続してＤＲＡＭから取り出すことができる。
ＲＡＭＩＩ数採用し、交互にＤＲＡＭからパターン信号
を読み出すとともに、読み出しをしていないＤＲＡＭは
リフレッシュしているので、ＤＲＡＭのデータ保持時間
に対応する長さのパターン信号よりも長いパターン信号
を連続してＤＲＡＭから取り出すことができる。
第１図はこの発明による実施例の構成図、第２図は第１
図のタイムチャートを示す図である。 １・・・・・・アドレス発生［，２・・・・・・リフレ
ッシュ制御部、３・４・・・・・・セレクタ、５−８・
・・・・・ＤＲＡＭ。 ７・・・・・・セレクタ、８・・・・・・出力端子、１
１・・・・・・パターンアドレス、２１・・・・・・リ
フレッシュアドレス、２２・・・・・・セレクト信号、
５１・・・・・・パターン信号、６１・・・・・・パタ
ーン信号。 代理人 弁理士 小 俣 欽 司 １！１ 図 第 ２ （３） 出力端子８の出力 第 ３ 図 手続補正書（方式） 昭和８３年１２月２２日
図のタイムチャートを示す図である。 １・・・・・・アドレス発生［，２・・・・・・リフレ
ッシュ制御部、３・４・・・・・・セレクタ、５−８・
・・・・・ＤＲＡＭ。 ７・・・・・・セレクタ、８・・・・・・出力端子、１
１・・・・・・パターンアドレス、２１・・・・・・リ
フレッシュアドレス、２２・・・・・・セレクト信号、
５１・・・・・・パターン信号、６１・・・・・・パタ
ーン信号。 代理人 弁理士 小 俣 欽 司 １！１ 図 第 ２ （３） 出力端子８の出力 第 ３ 図 手続補正書（方式） 昭和８３年１２月２２日
Claims (1)
- 【特許請求の範囲】 １ パターンアドレスを出すアドレス発生部と、リフレ
ッシュアドレスと周期Ｔのセレクト信号を出すリフレッ
シュ制御部と、 前記パターンアドレスを入力Ａに接続し、前記リフレッ
シュアドレスを入力Ｂに接続し、前記セレクト信号で入
力Ａまたは入力Ｂを出力Ｃに接続する第１のセレクタと
、 前記パターンアドレスを入力Ｂに接続し、前記リフレッ
シュアドレスを入力Ａに接続し、前記セレクト信号で入
力Ｂまたは入力Ａを出力Ｃに接続する第２のセレクタと
、 パターン信号を格納し、第１のセレクタ出力Ｃをアドレ
ス入力とし、（Ｔ／２）以上のデータ保持時間をもつ第
１のダイナミックメモリと、前記パターン信号を格納し
、第２のセレクタ出力Ｃをアドレス入力とし、（Ｔ／２
）以上のデータ保持時間をもつ第２のダイナミックメモ
リと、第１のダイナミックメモリ出力を入力Ａに接続し
、第２のダイナミックメモリ出力を入力Ｂに接続し、前
記セレクト信号で入力Ａまたは入力Ｂを出力Ｃに接続す
る第３のセレクタとを備え、前記セレクト信号で第１の
セレクタ、第２のセレクタ及び第３のセレクタの入力Ａ
をそれぞれ出力Ｃに接続することにより、第１のダイナ
ミックメモリに格納されている前記パターンを読み出す
とともに第２のダイナミックメモリをリフレッシュし、 前記セレクト信号で第１のセレクタ・第２のセレクタ及
び第３のセレクタの入力Ｂをそれぞれ出力Ｃに接続する
ことにより、第２のダイナミックメモリに格納されてい
る前記パターンを読み出すとともに、第１のダイナミッ
クメモリをリフレッシュすることを特徴とするパターン
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189754A JP2558234B2 (ja) | 1987-07-29 | 1987-07-29 | パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189754A JP2558234B2 (ja) | 1987-07-29 | 1987-07-29 | パタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125013A true JPH01125013A (ja) | 1989-05-17 |
| JP2558234B2 JP2558234B2 (ja) | 1996-11-27 |
Family
ID=16246621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62189754A Expired - Lifetime JP2558234B2 (ja) | 1987-07-29 | 1987-07-29 | パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558234B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324113B1 (en) | 1999-09-22 | 2001-11-27 | Fujitsu Limited | Semiconductor integrated circuit and method of controlling same |
| JP2010175397A (ja) * | 2009-01-29 | 2010-08-12 | Nippon Eng Kk | テスト信号生成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207495A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | パタ−ン発生回路 |
| JPS62134896A (ja) * | 1985-12-06 | 1987-06-17 | Hitachi Ltd | メモリ制御方式 |
-
1987
- 1987-07-29 JP JP62189754A patent/JP2558234B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207495A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | パタ−ン発生回路 |
| JPS62134896A (ja) * | 1985-12-06 | 1987-06-17 | Hitachi Ltd | メモリ制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324113B1 (en) | 1999-09-22 | 2001-11-27 | Fujitsu Limited | Semiconductor integrated circuit and method of controlling same |
| JP2010175397A (ja) * | 2009-01-29 | 2010-08-12 | Nippon Eng Kk | テスト信号生成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558234B2 (ja) | 1996-11-27 |
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