JP2744266B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2744266B2 JP2744266B2 JP63331160A JP33116088A JP2744266B2 JP 2744266 B2 JP2744266 B2 JP 2744266B2 JP 63331160 A JP63331160 A JP 63331160A JP 33116088 A JP33116088 A JP 33116088A JP 2744266 B2 JP2744266 B2 JP 2744266B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal
- checker
- odd
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 パリティチェッカを内蔵するRAM等の半導体メモリに
係り、特に当該パリティチェッカの改良に関し、 半導体メモリ側において入力データに対応するパリテ
ィ入力信号を発生しうる機能を備えた半導体メモリを提
供することを目的とし、 入力データのパリティチェックを行うパリティチェッ
カを備えた半導体メモリにおいて、前記入力データを用
いて前記パリティチェッカの診断用パリティチェックビ
ット信号を自己生成するパリティジェネレータを備えて
構成する。
係り、特に当該パリティチェッカの改良に関し、 半導体メモリ側において入力データに対応するパリテ
ィ入力信号を発生しうる機能を備えた半導体メモリを提
供することを目的とし、 入力データのパリティチェックを行うパリティチェッ
カを備えた半導体メモリにおいて、前記入力データを用
いて前記パリティチェッカの診断用パリティチェックビ
ット信号を自己生成するパリティジェネレータを備えて
構成する。
本発明は、パリティチェッカを内蔵するRAM等の半導
体メモリに係り、特に当該パリティチェッカの改良に関
する。
体メモリに係り、特に当該パリティチェッカの改良に関
する。
RAM等の製造過程においては当該RAMの動作を試験する
工程が含まれる。この試験をデバイステストという。デ
バイステストは、テスタ４からテストデータを発生させ
てRAMに与え、RAMの出力データを再びテスタ側に取込
み、入出力データ相互間を比較することにより行う。テ
ストはパリティチェックも含む。このパリティチェック
を行うため、RAM内に予めパリティチェッカが内蔵され
たものがある。本発明は、かかるパリティチェッカ内蔵
型の半導体メモリに関するものである。
工程が含まれる。この試験をデバイステストという。デ
バイステストは、テスタ４からテストデータを発生させ
てRAMに与え、RAMの出力データを再びテスタ側に取込
み、入出力データ相互間を比較することにより行う。テ
ストはパリティチェックも含む。このパリティチェック
を行うため、RAM内に予めパリティチェッカが内蔵され
たものがある。本発明は、かかるパリティチェッカ内蔵
型の半導体メモリに関するものである。
第６図に、従来のパリティチェッカ内蔵の半導体メモ
リの概要を示す。半導体メモリ１はRAM2とパリティチェ
ッカ３とを含んでいる。図中、ADDはアドレスデータ（A
0,A1…An）、PIはパリティ入力信号、PEはパリティエラ
ー出力信号、DINは入力データ、DOUTは出力データ、R/W
はリード・ライト制御信号である。
リの概要を示す。半導体メモリ１はRAM2とパリティチェ
ッカ３とを含んでいる。図中、ADDはアドレスデータ（A
0,A1…An）、PIはパリティ入力信号、PEはパリティエラ
ー出力信号、DINは入力データ、DOUTは出力データ、R/W
はリード・ライト制御信号である。
パリティチェッカ３は、デバイステストに際してアド
レスデータADDおよびパリティ入力信号PIを取込み、そ
のパリティ入力信号PIを論理判断により正誤判断してパ
リティエラー出力信号PEを出力する。このパリティエラ
ー出力信号PEの論理によりアドレスデータADDが正しく
入力されたか否かを検出できる。
レスデータADDおよびパリティ入力信号PIを取込み、そ
のパリティ入力信号PIを論理判断により正誤判断してパ
リティエラー出力信号PEを出力する。このパリティエラ
ー出力信号PEの論理によりアドレスデータADDが正しく
入力されたか否かを検出できる。
第７図に半導体メモリ１のデバイステスト回路の概要
を示す。デバイステストに際しては、テスタ４に半導体
メモリ１を接続し、図示する必要な信号の送受を行な
い、RAM2内の正しいアドレスに正しい入力データDINが
記憶されるか否かをテストする。その際、パリティチェ
ッカ３はアドレスデータADDと共に入力されるパリティ
入力信号PIによりパリティチェックを行うのであるが、
そのパリティチェックには奇数パリティと偶数パリティ
の２種類がある。第８図に奇数パリティの場合の真理値
テーブルを示す。奇数パリティの場合、パリティエラー
出力信号PEの論理が“0"で正常、“1"でエラーである。
偶数パリティの場合はその逆である。
を示す。デバイステストに際しては、テスタ４に半導体
メモリ１を接続し、図示する必要な信号の送受を行な
い、RAM2内の正しいアドレスに正しい入力データDINが
記憶されるか否かをテストする。その際、パリティチェ
ッカ３はアドレスデータADDと共に入力されるパリティ
入力信号PIによりパリティチェックを行うのであるが、
そのパリティチェックには奇数パリティと偶数パリティ
の２種類がある。第８図に奇数パリティの場合の真理値
テーブルを示す。奇数パリティの場合、パリティエラー
出力信号PEの論理が“0"で正常、“1"でエラーである。
偶数パリティの場合はその逆である。
上記従来のデバイステストにおける問題点は、アドレ
スデータADDと共にパリティ入力信号PIを与え、アドレ
スデータADDによるリード・ライト動作の健全性はチェ
ックできるものの、そのパリティチェックを行うパリテ
ィチェッカ３自体のテストを正確に行なえないという点
である。
スデータADDと共にパリティ入力信号PIを与え、アドレ
スデータADDによるリード・ライト動作の健全性はチェ
ックできるものの、そのパリティチェックを行うパリテ
ィチェッカ３自体のテストを正確に行なえないという点
である。
アドレスデータADDの内容はかなりランダムに変化す
るため、アルゴリズミックなパターンのパリティ入力信
号PIでは正しいチェックを行うことができない。これを
可能とするためには、テスタ４側からランダムに変化す
るアドレスデータADDに合わせたパリティ入力信号PIを
発生させる必要がある。しかし、そのようなパリティ入
力信号PIを発生するためにはテスタ４側に専用のハード
ウェアで構成したジェネレータが必要となる。かかるハ
ードウェアをテスタ４側に追加増設することは、手間が
かかり、構成の複雑とともに高価なものとなる。よっ
て、現存のテスタ４のままで、パリティチェッカ３のチ
ェックを可能とすることが要請される。
るため、アルゴリズミックなパターンのパリティ入力信
号PIでは正しいチェックを行うことができない。これを
可能とするためには、テスタ４側からランダムに変化す
るアドレスデータADDに合わせたパリティ入力信号PIを
発生させる必要がある。しかし、そのようなパリティ入
力信号PIを発生するためにはテスタ４側に専用のハード
ウェアで構成したジェネレータが必要となる。かかるハ
ードウェアをテスタ４側に追加増設することは、手間が
かかり、構成の複雑とともに高価なものとなる。よっ
て、現存のテスタ４のままで、パリティチェッカ３のチ
ェックを可能とすることが要請される。
そこで、本発明は半導体メモリ側において入力データ
に対応するパリティ入力信号を発生しうる機能を備えた
半導体メモリを提供することを目的とする。
に対応するパリティ入力信号を発生しうる機能を備えた
半導体メモリを提供することを目的とする。
上記課題を解決するために、本発明はアドレスデータ
ADDが供給され、偶数パリティ出力信号ＰEVEN及び奇数
パリティ出力信号ＰODDの双方又は何れが一方を出力す
るパリティチェッカ３と、前記アドレスデータADDが供
給され、該アドレスデータADDに基づいてパリティビッ
トPBを生成するパリティジェネレータ６と、テストモー
ド信号T1、パリティ入力信号PI及び前記パリティジェネ
レータ６によって生成された前記パリティビットPBが供
給され、該テストモード信号T1に基づいて該パリティ入
力信号PI又は該パリティビットPBを選択的に前記パリテ
ィチェッカ３に出力する第１のセレクタ７と、前記パリ
ティチェッカ３から出力される偶数パリティ出力信号Ｐ
EVEN又は奇数パリティ出力信号ＰODDの何れか一方を選
択してパリティエラー出力信号PEとして出力する第２の
セレクタ８とを有して構成する。
ADDが供給され、偶数パリティ出力信号ＰEVEN及び奇数
パリティ出力信号ＰODDの双方又は何れが一方を出力す
るパリティチェッカ３と、前記アドレスデータADDが供
給され、該アドレスデータADDに基づいてパリティビッ
トPBを生成するパリティジェネレータ６と、テストモー
ド信号T1、パリティ入力信号PI及び前記パリティジェネ
レータ６によって生成された前記パリティビットPBが供
給され、該テストモード信号T1に基づいて該パリティ入
力信号PI又は該パリティビットPBを選択的に前記パリテ
ィチェッカ３に出力する第１のセレクタ７と、前記パリ
ティチェッカ３から出力される偶数パリティ出力信号Ｐ
EVEN又は奇数パリティ出力信号ＰODDの何れか一方を選
択してパリティエラー出力信号PEとして出力する第２の
セレクタ８とを有して構成する。
上記本発明の構成によれば、パリティチェッカ５はパ
リティジェネレータ６を備えているため、テスタから入
力されるアドレスデータADDに対応してパリティ入力信
号PI（PB）を自己生成するため、当該パリティチェッカ
３のテストモード時においてアドレスデータADDがラン
ダムに変化したとしても正しくテストを行うことが可能
となる。
リティジェネレータ６を備えているため、テスタから入
力されるアドレスデータADDに対応してパリティ入力信
号PI（PB）を自己生成するため、当該パリティチェッカ
３のテストモード時においてアドレスデータADDがラン
ダムに変化したとしても正しくテストを行うことが可能
となる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に示すように、本発明の特徴は、パリティチェ
ッカ５にパリティジェネレータ６を設けた点にある。第
１図において、第６図と同一もしくは重複する部分に
は、同一の符号を付してその説明を省略する。
ッカ５にパリティジェネレータ６を設けた点にある。第
１図において、第６図と同一もしくは重複する部分に
は、同一の符号を付してその説明を省略する。
第２図にパリティチェッカ５の詳細を示す。パリティ
チェッカ５には、従来からあるパリティチェッカ３に加
えて、アドレスデータADDに基づいてパリティビットPB
を生成するパリティジェネレータ６と、テストモード信
号T1によりパリティ入力信号PIがパリティジェネレータ
６からのパリティビットPBのいずれかを選択するPI/PB
セレクタ７と、パリティチェッカ３から出力される偶数
パリティ出力信号PEVENか奇数パリティ出力信号PODDの
いずれか一方を奇／偶選択信号T2により選択して出力す
る奇／偶セレクタ８とを備えて構成される。
チェッカ５には、従来からあるパリティチェッカ３に加
えて、アドレスデータADDに基づいてパリティビットPB
を生成するパリティジェネレータ６と、テストモード信
号T1によりパリティ入力信号PIがパリティジェネレータ
６からのパリティビットPBのいずれかを選択するPI/PB
セレクタ７と、パリティチェッカ３から出力される偶数
パリティ出力信号PEVENか奇数パリティ出力信号PODDの
いずれか一方を奇／偶選択信号T2により選択して出力す
る奇／偶セレクタ８とを備えて構成される。
第３図にパリティチェッカ５の具体例を示す。パリテ
ィチェッカ３は各種論理ゲートの組み合せにより構成さ
れ、アドレスデータADDおよびパリティ入力信号PI′を
入力して偶数パリティ出力信号PENENおよび奇数パリテ
ィ出力信号PODDを出力する。
ィチェッカ３は各種論理ゲートの組み合せにより構成さ
れ、アドレスデータADDおよびパリティ入力信号PI′を
入力して偶数パリティ出力信号PENENおよび奇数パリテ
ィ出力信号PODDを出力する。
パリティジェネレータ６は基本的な構成は第３図に示
すパリティチェッカ３と同様であるが、パリティチェッ
カ３のパリティ入力信号PI′入力は使用せず、偶数パリ
ティ出力信号PEVENか奇数パリティ出力信号PODDのいず
れかをパリティビットPBとしてPI/PBセレクタ７に出力
する（第４図では、奇数パリティ出力信号PODDを使
用）。
すパリティチェッカ３と同様であるが、パリティチェッ
カ３のパリティ入力信号PI′入力は使用せず、偶数パリ
ティ出力信号PEVENか奇数パリティ出力信号PODDのいず
れかをパリティビットPBとしてPI/PBセレクタ７に出力
する（第４図では、奇数パリティ出力信号PODDを使
用）。
PI/PBセレクタ７はパリティ入力信号PIとテストモー
ド信号T1の入力端子をもち、かつ、パリティビットPBを
入力としてパリティ入力信号PIかパリティビットPBをテ
ストモード信号T1により選択する。テストモード信号T1
はテスタ４から与えられる。PI/PBセレクタ７の動作真
理値表を第４図に示す。テストモード信号T1が論理“1"
のときパリティ入力信号PIを選択し、テストモード信号
T1が論理“0"のときパリティビットPBを選択する。選択
された信号はパリティ入力信号PI′としてパリティチェ
ッカ３に出力される。
ド信号T1の入力端子をもち、かつ、パリティビットPBを
入力としてパリティ入力信号PIかパリティビットPBをテ
ストモード信号T1により選択する。テストモード信号T1
はテスタ４から与えられる。PI/PBセレクタ７の動作真
理値表を第４図に示す。テストモード信号T1が論理“1"
のときパリティ入力信号PIを選択し、テストモード信号
T1が論理“0"のときパリティビットPBを選択する。選択
された信号はパリティ入力信号PI′としてパリティチェ
ッカ３に出力される。
第３図に奇／偶セレクタ８の具体例を示す。奇／偶セ
レクタ８はパリティチェッカ３からの偶数パリティ出力
信号PEVENか奇数パリティ出力信号PODDのいずれかを奇
／偶選択信号T2により選択し、パリティエラー出力信号
PEとして出力する。回路構成はPI/PBセレクタ７と同じ
である。奇／偶選択信号T2はテスタ４から与えられる。
レクタ８はパリティチェッカ３からの偶数パリティ出力
信号PEVENか奇数パリティ出力信号PODDのいずれかを奇
／偶選択信号T2により選択し、パリティエラー出力信号
PEとして出力する。回路構成はPI/PBセレクタ７と同じ
である。奇／偶選択信号T2はテスタ４から与えられる。
次に動作を説明する。
パリティチェッカ３のチェック時にはテスタ４からテ
ストモード信号T1が論理“0"で与えられる。するとPI/P
Bセレクタ７はパリティビットPBを選択し、パリティ入
力信号PI′としてパリティチェッカ３に与える。このと
き、パリティジェネレータ６はアドレスデータADDによ
り第５図に示す動作真理値表（A0,A1,A2の３ビットの
例）の如く、パリティビットPBを生成する。この例は奇
数パリティの場合である。このようにパリティビットPB
は現在与えられているアドレスデータADDに対応したパ
リティビットを生成するので、テスタ４側において生成
する必要がない。したがって、テスタ４はテストモード
信号T1の発生機能を付加するだけで従来のものをそのま
ま使用することができる。なお、必要に応じて奇／偶選
択信号T2の発生機能を付加し、使用可能範囲を広げるこ
とは容易である。
ストモード信号T1が論理“0"で与えられる。するとPI/P
Bセレクタ７はパリティビットPBを選択し、パリティ入
力信号PI′としてパリティチェッカ３に与える。このと
き、パリティジェネレータ６はアドレスデータADDによ
り第５図に示す動作真理値表（A0,A1,A2の３ビットの
例）の如く、パリティビットPBを生成する。この例は奇
数パリティの場合である。このようにパリティビットPB
は現在与えられているアドレスデータADDに対応したパ
リティビットを生成するので、テスタ４側において生成
する必要がない。したがって、テスタ４はテストモード
信号T1の発生機能を付加するだけで従来のものをそのま
ま使用することができる。なお、必要に応じて奇／偶選
択信号T2の発生機能を付加し、使用可能範囲を広げるこ
とは容易である。
なお、入力データとしてアドレスデータADDで説明し
たが、データDINについても適用可能である。
たが、データDINについても適用可能である。
以上述べたように、本発明によれば、パリティジェネ
レータにより入力アドレスデータADDに対応したパリテ
ィビットを自己生成することができるため、テスタにパ
リティチェッカのチェック用のパリティビット発生装置
を追加することなくパリティチェッカ自体のパリティチ
ェックを行うことができる。その結果、デバイステスト
の手間、コストの上昇を抑制しうる。また、パリティジ
ェネレータを備えた半導体メモリ自体を汎用化すること
により、ユーザ側でのチェックも容易になる。
レータにより入力アドレスデータADDに対応したパリテ
ィビットを自己生成することができるため、テスタにパ
リティチェッカのチェック用のパリティビット発生装置
を追加することなくパリティチェッカ自体のパリティチ
ェックを行うことができる。その結果、デバイステスト
の手間、コストの上昇を抑制しうる。また、パリティジ
ェネレータを備えた半導体メモリ自体を汎用化すること
により、ユーザ側でのチェックも容易になる。
第１図は本発明の原理説明図、 第２図は本発明のパリティチェッカの実施例のブロック
図、 第３図は本発明のパリティチェッカの実施例の詳細回路
図、 第４図はPI/PBセレクタの動作説明図、 第５図はパリティジェネレータの動作説明図、 第６図は従来のパリティチェッカ付き半導体メモリのブ
ロック図、 第７図はデバイステストの回路図、 第８図は半導体メモリの動作説明図である。 １……半導体メモリ ２……RAM ３……パリティチェッカ ４……テスタ ５……パリティチェッカ ６……パリティジェネレータ ７……PI/PBセレクタ ８……奇／偶セレクタ ADD……アドレスデータ PI……パリティ入力信号 PI′……パリティ入力信号 PE……パリティエラー出力信号 PEVEN……偶数パリティ出力信号 PODD……奇数パリティ出力信号 PB……パリティビット T1……テストモード信号 T2……奇／偶選択信号
図、 第３図は本発明のパリティチェッカの実施例の詳細回路
図、 第４図はPI/PBセレクタの動作説明図、 第５図はパリティジェネレータの動作説明図、 第６図は従来のパリティチェッカ付き半導体メモリのブ
ロック図、 第７図はデバイステストの回路図、 第８図は半導体メモリの動作説明図である。 １……半導体メモリ ２……RAM ３……パリティチェッカ ４……テスタ ５……パリティチェッカ ６……パリティジェネレータ ７……PI/PBセレクタ ８……奇／偶セレクタ ADD……アドレスデータ PI……パリティ入力信号 PI′……パリティ入力信号 PE……パリティエラー出力信号 PEVEN……偶数パリティ出力信号 PODD……奇数パリティ出力信号 PB……パリティビット T1……テストモード信号 T2……奇／偶選択信号
Claims (1)
- 【請求項１】アドレスデータ（ADD）が供給され、偶数
パリティ出力信号（ＰEVEN）及び奇数パリティ出力信号
（ＰODD）の双方又は何れが一方を出力するパリティチ
ェッカ（３）と、 前記アドレスデータ（ADD）が供給され、該アドレスデ
ータ（ADD）に基づいてパリティビット（PB）を生成す
るパリティジェネレータ（６）と、 テストモード信号（T1）、パリティ入力信号（PI）及び
前記パリティジェネレータ（６）によって生成された前
記パリティビット（PB）が供給され、該テストモード信
号（T1）に基づいて該パリティ入力信号（PI）又は該パ
リティビット（PB）を選択的に前記パリティチェッカ
（３）に出力する第１のセレクタ（７）と、 前記パリティチェッカ（３）から出力される偶数パリテ
ィ出力信号（ＰEVEN）又は奇数パリティ出力信号（ＰOD
D）の何れか一方を選択してパリティエラー出力信号（P
E）として出力する第２のセレクタ（８）とを 有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331160A JP2744266B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331160A JP2744266B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179999A JPH02179999A (ja) | 1990-07-12 |
| JP2744266B2 true JP2744266B2 (ja) | 1998-04-28 |
Family
ID=18240545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331160A Expired - Fee Related JP2744266B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744266B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258023A (ja) * | 1985-09-09 | 1987-03-13 | Isuzu Motors Ltd | 内燃機関の吸気加熱装置 |
| JPS62221756A (ja) * | 1986-03-24 | 1987-09-29 | Nec Corp | 記憶装置 |
-
1988
- 1988-12-29 JP JP63331160A patent/JP2744266B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02179999A (ja) | 1990-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3216449B2 (ja) | 半導体メモリの故障自己診断装置 | |
| US4326290A (en) | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor | |
| US4103823A (en) | Parity checking scheme for detecting word line failure in multiple byte arrays | |
| US20080013389A1 (en) | Random access memory including test circuit | |
| JPH04178580A (ja) | 半導体メモリの故障自己診断装置 | |
| US7464309B2 (en) | Method and apparatus for testing semiconductor memory device and related testing methods | |
| JP2899374B2 (ja) | 半導体メモリのデコーダチェック回路 | |
| US4682331A (en) | Logic circuit with self-test | |
| JP2744266B2 (ja) | 半導体メモリ | |
| US6327683B1 (en) | Device scan testing | |
| JPH10302499A (ja) | メモリ内蔵半導体集積回路のテスト方法 | |
| US20030182607A1 (en) | Semiconductor memory device and method of testing same | |
| US5046047A (en) | Circuit arrangement for verifying data stored in a random access memory | |
| JP3070305B2 (ja) | フェイルメモリ | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JP2511028B2 (ja) | メモリテスト方法 | |
| JP3042209B2 (ja) | 半導体メモリの故障自己診断装置 | |
| JPH08203299A (ja) | 内容アドレス式メモリ | |
| JPS6132756B2 (ja) | ||
| JP2551601B2 (ja) | メモリチェック回路 | |
| JP2524529B2 (ja) | パタ―ン発生装置 | |
| JP3173648B2 (ja) | 故障検出方式 | |
| JPH0520898A (ja) | Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 | |
| JPS6167162A (ja) | メモリチエツク回路 | |
| JPH07192495A (ja) | 半導体記憶装置のテスト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |