JPH07192495A - 半導体記憶装置のテスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ・パターン依存性の不良、およびデー
タ書き込み状態に固定される不良が発生した場合にも、
記憶セルの良否が判定できる半導体記憶装置のテスト回
路を提供すること。 【構成】 半導体記憶装置のテスト回路において、デー
タ入力バッファと、データ入力バッファからのデータを
増幅して複数個の記憶セルにデータを書き込むライトア
ンプと、前記記憶セルの物理的配置を考慮して決定され
る特定のライトアンプとデータ入力バッファとの間に設
けられる第１の反転手段と、前記記憶セルに書き込まれ
たデータを読み出すセンスアンプと、前記センスアンプ
の出力データの一致／不一致を示すビットを出力するデ
ータ比較回路と、前記第１の反転手段で反転された入力
データが書き込まれた記憶セルからデータを読み出すセ
ンスアンプ出力を反転する複数の第２の反転手段とを具
備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＲＡＭ等の半導体記憶
装置のテスト回路に関するものであり、より特定的に
は、その半導体記憶装置を構成する記憶セルが正常に動
作するか否かをテストするための回路に関する。

【０００２】

【従来の技術】ＲＡＭの記憶セルは２次元的に多数個配
置されており、それらの記憶セルが正常に動作するか否
かは１ビットのデータを１つの記憶セルに与えて、その
結果を出力データで見ればわかるが、このように記憶セ
ルを一つずつチェックしていく方式は一つの半導体記憶
装置の全ての記憶セルをチェックしおえるまでに非常に
時間がかかり、実用的とはいえない。

【０００３】そこで、従来からこのような半導体記憶装
置のテスト方式として、複数ビットに対応する複数個の
記憶セルに同時に同一データを書き込み、複数個の記憶
セルからデータ読み出し、その読み出したデータが複数
ビットに対応する全部について一致しているか否かを示
す１ビットのデータを出力させ、それによって複数個の
記憶セルの良否を判定していた。

【０００４】即ち、一致していれば良好で、不一致であ
ればそれらの中に不良の記憶セルが存在するということ
である。

【０００５】なお、この種の方式に関連するものは、例
えば、特開平１−２５３９００号公報等に記載されてい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来方式によれば、半導体記憶装置１個当たりのテスト時
間が短くなり効率はアップするが、下記（１）〜（３）
に示すような問題点があった。

【０００７】（１）複数ビットに対応する複数個の記憶
セルが全て不良を起こしている場合でも、半導体記憶装
置から出力される判定信号は、全ての記憶セルが良好で
ある場合と同様に一致を示す信号であるため、誤ったテ
スト結果を与えるという問題点があった。

【０００８】（２）複数ビットに対応する複数個の記憶
セルに同一データを書き込み、その書き込んだデータが
正しく読み出されたか否かによって良否の判断を行って
いるため、隣接する記憶セルおよび配線間の影響により
記憶セルのデータが反転してしまうようなデータ・パタ
ーン依存性があってもこれを検出できないという問題点
があった。

【０００９】（３）データ書き込み状態では、複数ビッ
ト対応する複数個の記憶セルに入力したデータがそのま
ま出力されるため、データ書き込み状態に固定される不
良が発生してもこれを検出できないという欠点があっ
た。

【００１０】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、半導体
記憶装置のテスト回路において、隣接する記憶セルおよ
び配線間の影響により記憶セルのデータが反転してしま
うようなデータ・パターン依存性の不良、およびデータ
書き込み状態に固定される不良が発生した場合にも、記
憶セルの良否の判定を行うことが可能な技術を提供する
ことにある。

【００１１】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明の（１）の手段は、複数ビットに対応する複
数個の記憶セルにデータを並列に書き込み、前記複数個
の記憶セルから読みだした前記複数ビットに対応する複
数個のデータの一致／不一致を調べ、前記複数個の記憶
セルの良否を判定する半導体記憶装置のテスト回路にお
いて、データ入力バッファと、データ入力バッファから
のデータを増幅して複数ビットに対応する複数個の記憶
セルにデータを書き込む複数個のライトアンプと、前記
複数個のライトアンプの中の、前記記憶セルの物理的配
置を考慮して決定される特定のライトアンプとデータ入
力バッファとの間に設けられる、データ入力バッファか
らの入力データを反転する複数の第１の反転手段と、複
数個の記憶セルに書き込まれたデータを読み出す複数個
のセンスアンプと、前記複数個のセンスアンプの出力デ
ータの一致／不一致を示すビットを出力するデータ比較
回路と、前記複数個のセンスアンプの中の、前記第１の
反転手段で反転された入力データが書き込まれた記憶セ
ルからデータを読み出すセンスアンプとデータ比較回路
との間に設けられる、センスアンプの出力を反転する複
数の第２の反転手段とを具備することを特徴とする。

【００１３】また、本発明の（２）の手段は、前記
（１）の手段において、データ入力バッファとデータ比
較回路との間に、入力データを書き込み制御信号により
反転する第３の反転手段を設け、データ比較回路から複
数個のセンスアンプの出力データと第３の反転手段によ
り反転された入力データとの一致／不一致を示すビット
を出力させるようにしたことを特徴とする。

【００１４】

【作用】前記手段によれば、半導体記憶装置のテスト回
路において、記憶セルの物理的配置を考慮して決定され
る特定のライトアンプとデータ入力バッファとの間に第
１の反転手段を設け、また、前記第１の反転手段で反転
された入力データが書き込まれた記憶セルからデータを
読み出すセンスアンプとデータ比較回路との間に第２の
反転手段を設け、データ比較回路からセンスアンプの出
力データの一致／不一致を示す信号を出力するようした
ので、データバス線間の相互干渉によりデータが反転し
てしまうような不良を検出することが可能である。

【００１５】さらに、前記手段によれば、データ入力バ
ッファとデータ比較回路との間に、入力データを書き込
み制御信号により反転する第３の反転手段を設け、デー
タ比較回路から複数個のセンスアンプの出力データと第
３の反転手段により反転された入力データとの一致／不
一致を示すビット出力するようにしたので、記憶セルの
データがすべて反転されるような不良、あるいは、書き
込み状態に固定されるような不良を検出することが可能
である。

【００１６】これにより、テストの信頼性が向上すると
ともにテスト時間を短縮することが可能である。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１９】図１は、本発明の一実施例である半導体記
憶回路のテスト回路の回路構成を示す図である。

【００２０】なお、図１では、テスト時の構成のみを示
している。

【００２１】図１において、２はデータ入力バッファ、
４はデータ反転回路、６ａ〜６ｄはライトアンプ、５
ａ，５ｂはデータ反転回路、８ａ〜８ｂセンスアンプ、
９ａ，９ｂはデータ反転回路、１０はデータ比較回路で
ある。

【００２２】本実施例では、データ入力バッファ２とデ
ータ比較回路１０の間にデータ反転回路４、データ入力
バッファ２とライトアンプ６ａ〜６ｄとの間にデータ反
転回路５ａ，５ｂ、センスアンプ８ａ〜８ｂとデータ比
較回路１０の間にデータ反転回路９ａ，９ｂを設けてい
る。

【００２３】データ反転回路４は、書き込み制御信号３
で制御され、データ反転回路５ａ，５ｂ、および６ａ，
６ｂは反転制御信号７により制御される。

【００２４】また、反転制御信号７で制御されるデータ
反転回路５ａ，５ｂ、および６ａ，６ｂは、隣接する記
憶セルおよびデータバス線等に反転データが設定可能と
なるビットに接続されている。

【００２５】データ反転回路５ａ，５ｂが第１の反転手
段、データ反転回路４が第３の反転手段、データ反転回
路９ａ，９ｂが第２の反転手段を構成する。

【００２６】次に、反転制御信号７が”１”、入力デー
タ１（Ｄｉ）が”１”、ライトアンプ６ａ側を上位ビッ
トと考えた場合の動作について説明する。

【００２７】データ書き込み時には、入力データ１は、
データ反転回路５ａ，５ｂにより”１０１０”という４
ビットデータに変換され、ライトアンプ６ａ，６ｂに入
力される。

【００２８】前記４ビットデータが、ライトアンプ６
ａ，６ｂにより増幅されて記憶セルに書き込まれる。

【００２９】そして、前記記憶セルに書き込まれた４ビ
ットデータ”１０１０”はセンスアンプ８ａ〜８ｂによ
って読み出される。

【００３０】しかしその際、データ反転回路９ａ，９ｂ
により”１１１１”という４ビットデータに変換されデ
ータ比較回路１０に入力される。

【００３１】また、読み出し状態では、入力データ１は
データ反転回路４により反転されないため、データ比較
回路１０に”１”が入力される。

【００３２】４ビットデータと入力データは同一である
から、半導体記憶回路の出力信号であるデータ比較回路
の比較結果信号１１は一致状態を示す”１”となる。

【００３３】半導体記憶装置に不良があって、記憶セル
に書き込まれた４ビットデータ”１０１０”が、”１１
１０”に反転した場合を想定する。

【００３４】この場合には、データ比較回路１０に入力
される４ビットデータは、データ反転回路９ａ，９ｂに
より”１０１１”となる。

【００３５】また、読み出し状態では、入力データ１
は、データ反転回路４により反転されないため、データ
比較回路１０に”１”が入力される。

【００３６】前記４ビットデータと入力データが不一致
であるから、比較結果信号１１は不一致状態を示す”
０”となる。

【００３７】これにより、半導体記憶回路の出力信号で
ある比較結果信号１１により半導体記憶装置の不良を検
出することができる。

【００３８】また、４ビットデータが全て反転する不良
の場合には、記憶セルに書き込まれた４ビットデータ”
１０１０”は”０１０１”となり、さらに、データ比較
回路１０に入力される４ビットデータは、データ反転回
路９ａ，９ｂにより”００００”となる。

【００３９】このため、前記の場合と同様に入力データ
と４ビットデータが不一致となるため、比較結果信号１
１により半導体記憶装置の不良を検出することができ
る。

【００４０】また、半導体記憶装置が書き込み状態に固
定された不良の場合には、データ反転回路４により入力
データ１を反転したデータ”０”が、データ比較回路１
０に入力されるため、入力データと４ビットデータ”１
１１１”が不一致となり比較結果信号１１により半導体
記憶装置の不良を検出することができる。

【００４１】また、反転制御信号７で制御されるデータ
反転回路５ａ，５ｂ、および６ａ，６ｂは、隣接する記
憶セルおよびデータバス線等に反転データが設定可能と
なるビットに接続されているため、反転制御信号７を”
０”および”１”に設定することにより、個々の構成要
素の不良だけでなく、構成要素間の相互干渉によりデー
タが反転してしまうような不良も検出することができ
る。

【００４２】上記実施例では、４ビット同時にテストを
行う場合について説明したが、これに限定されるもので
はなく、入力供給手段等の能力に応じて設定される。

【００４３】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置のテスト回路において、記憶セルの物理
的配置を考慮して決定される特定のライトアンプとデー
タ入力バッファとの間に第１の反転手段を設け、また、
前記第１の反転手段で反転された入力データが書き込ま
れた記憶セルからデータを読み出すセンスアンプとデー
タ比較回路との間に第２の反転手段を設け、データ比較
回路からセンスアンプの出力データの一致／不一致を示
す信号を出力するようしたので、データバス線間の相互
干渉によりデータが反転してしまうような不良を検出す
ることが可能である。

【００４５】さらに、本発明によれば、データ入力バッ
ファとデータ比較回路との間に、入力データを書き込み
制御信号により反転する第３の反転手段を設け、データ
比較回路から複数個のセンスアンプの出力データと第３
の反転手段により反転された入力データとの一致／不一
致を示すビット出力するようにしたので、記憶セルのデ
ータがすべて反転されるような不良、あるいは、書き込
み状態に固定されるような不良を検出することが可能で
ある。

【００４６】これにより、テストの信頼性が向上すると
ともにテスト時間を短縮することが可能である。

【００４７】例えば、構成要素間の相互干渉によりデー
タが反転してしまうような不良も検出することができ、
テストの信頼性が向上するとともにテスト時間を短縮す
る効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶回路の回路
構成を示す図である。

【符号の説明】

１…入力データ、２…データ入力バッファ、３…書き込
み制御信号、４，５ａ，５ｂ，９ａ，９ｂ…データ反転
回路、６ａ〜６ｂ…ライトアンプ、７…反転制御信号、
８ａ〜８ｂ…センスアンプ、１０…データ比較回路、１
１…比較結果信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数ビットに対応する複数個の記憶セルに
   データを並列に書き込み、前記複数個の記憶セルから読
   みだした前記複数ビットに対応する複数個のデータの一
   致／不一致を調べ、前記複数個の記憶セルの良否を判定
   する半導体記憶装置のテスト回路において、 データ入力バッファと、データ入力バッファからのデー
   タを増幅して複数ビットに対応する複数個の記憶セルに
   データを書き込む複数個のライトアンプと、前記複数個
   のライトアンプの中の、前記記憶セルの物理的配置を考
   慮して決定される特定のライトアンプとデータ入力バッ
   ファとの間に設けられる、データ入力バッファからの入
   力データを反転する複数の第１の反転手段と、複数個の
   記憶セルに書き込まれたデータを読み出す複数個のセン
   スアンプと、前記複数個のセンスアンプの出力データの
   一致／不一致を示すビットを出力するデータ比較回路
   と、前記複数個のセンスアンプの中の、前記第１の反転
   手段で反転された入力データが書き込まれた記憶セルか
   らデータを読み出すセンスアンプとデータ比較回路との
   間に設けられる、センスアンプの出力を反転する複数の
   第２の反転手段とを具備することを特徴とする半導体記
   憶装置のテスト回路。
2. 【請求項２】請求項１に記載された半導体記憶装置のテ
   スト回路において、 データ入力バッファとデータ比較回路との間に、入力デ
   ータを書き込み制御信号により反転する第３の反転手段
   を設け、データ比較回路から複数個のセンスアンプの出
   力データと第３の反転手段により反転された入力データ
   との一致／不一致を示すビットを出力させるようにした
   ことを特徴とする半導体記憶装置のテスト回路。