JP3018431B2 - 半導体メモリ用オンチップテスト方式 - Google Patents
半導体メモリ用オンチップテスト方式Info
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- JP3018431B2 JP3018431B2 JP2213890A JP21389090A JP3018431B2 JP 3018431 B2 JP3018431 B2 JP 3018431B2 JP 2213890 A JP2213890 A JP 2213890A JP 21389090 A JP21389090 A JP 21389090A JP 3018431 B2 JP3018431 B2 JP 3018431B2
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- JP
- Japan
- Prior art keywords
- test
- semiconductor memory
- reference clock
- level
- memory cell
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ用オンチップテスト方式に関す
る。
る。
近年、半導体メモリの大容量化に伴うテスト時間の増
加やテスト手順の煩雑さを避けるために、そのテスト手
順を半導体メモリと同一チップ上に搭載するオンチップ
テスト方式が提案されている。それらの一つに、1987年
の国際固体回路会議（ISSCC Digest os Technical
Papers,Vol.30,pp.286−287,1987）で大沢他により提案
されたものがある。
加やテスト手順の煩雑さを避けるために、そのテスト手
順を半導体メモリと同一チップ上に搭載するオンチップ
テスト方式が提案されている。それらの一つに、1987年
の国際固体回路会議（ISSCC Digest os Technical
Papers,Vol.30,pp.286−287,1987）で大沢他により提案
されたものがある。
このテスト方式は、予め決められた一連のテスト手順
を多段の２進カウンタによりハード化しておき、このカ
ウンタからの出力で、テストアドレスの発生、テストデ
ータの発生、メモリセルへの情報書込み及びメモリセル
からの読出し情報の比較・検査を制御し、半導体メモリ
全体のテストを行うものである。
を多段の２進カウンタによりハード化しておき、このカ
ウンタからの出力で、テストアドレスの発生、テストデ
ータの発生、メモリセルへの情報書込み及びメモリセル
からの読出し情報の比較・検査を制御し、半導体メモリ
全体のテストを行うものである。
上述した従来の半導体メモリオンチップテスト方式で
は、メモリセルからの読出し情報の比較・検査を、情報
がメモリセルから入出力線に読み出されてからすぐに発
生されるストローブ信号を用いて行っているため、この
ストロープ信号の発生タイミングの設定が難しいという
問題があった。更に、半導体メモリの情報読出し速度の
評価ができないという問題があった。
は、メモリセルからの読出し情報の比較・検査を、情報
がメモリセルから入出力線に読み出されてからすぐに発
生されるストローブ信号を用いて行っているため、この
ストロープ信号の発生タイミングの設定が難しいという
問題があった。更に、半導体メモリの情報読出し速度の
評価ができないという問題があった。
本発明の目的は、ストローブ信号の発生タイミングの
設定がチップ設計時に不要となり、かつ、半導体メモリ
の情報読出し速度の評価が可能な半導体メモリ用オンチ
ップテスト方式を提供することにある。
設定がチップ設計時に不要となり、かつ、半導体メモリ
の情報読出し速度の評価が可能な半導体メモリ用オンチ
ップテスト方式を提供することにある。
本発明の半導体メモリ用オンチップテスト方式は、テ
ストの開始を指示するテストスタート信号と基準クロッ
クとを受け、メモリセルを選択するためのテストアドレ
スと、前記テストアドレスにより選択された前記メモリ
セルから読出される記憶情報と比較するための比較デー
タと、検査のタイミングを規定するストローブ信号とを
出力する制御回路と、前記記憶情報と前記比較データと
前記ストローブ信号とを受け、前記タイミングに基づき
前記記憶情報と前記比較データとを比較検査し、判定結
果を出力する検査回路とを備える半導体メモリ用オンチ
ップテスト方式であって、前記基準クロックが第１のレ
ベルの時に前記メモリセルは活性となり前記記憶情報が
読出され、前記基準クロックが第２のレベルの時に前記
メモリセルは非活性となり、前記基準クロックが前記第
１のレベルから前記第２のレベルに変化する時に前記ス
トローブ信号が出力されることを特徴とする。
ストの開始を指示するテストスタート信号と基準クロッ
クとを受け、メモリセルを選択するためのテストアドレ
スと、前記テストアドレスにより選択された前記メモリ
セルから読出される記憶情報と比較するための比較デー
タと、検査のタイミングを規定するストローブ信号とを
出力する制御回路と、前記記憶情報と前記比較データと
前記ストローブ信号とを受け、前記タイミングに基づき
前記記憶情報と前記比較データとを比較検査し、判定結
果を出力する検査回路とを備える半導体メモリ用オンチ
ップテスト方式であって、前記基準クロックが第１のレ
ベルの時に前記メモリセルは活性となり前記記憶情報が
読出され、前記基準クロックが第２のレベルの時に前記
メモリセルは非活性となり、前記基準クロックが前記第
１のレベルから前記第２のレベルに変化する時に前記ス
トローブ信号が出力されることを特徴とする。
本発明の半導体メモリ用オンチップテスト方式では、
読出し情報の比較・検査を半導体メモリの動作が活性か
ら非活性となるテスト用基準クロックの状態変化時に行
うことで、そのストローブ信号発生タイミングの設定を
チップ設計時に不要にでき、また、情報読出し速度の評
価ができる。
読出し情報の比較・検査を半導体メモリの動作が活性か
ら非活性となるテスト用基準クロックの状態変化時に行
うことで、そのストローブ信号発生タイミングの設定を
チップ設計時に不要にでき、また、情報読出し速度の評
価ができる。
以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
本発明のオンチップテスト方式を半導体メモリに適用
した場合のブロック構成図を第１図に、これに用いる主
要な信号のタイミング波形を第２図にそれぞれ示す。
した場合のブロック構成図を第１図に、これに用いる主
要な信号のタイミング波形を第２図にそれぞれ示す。
オンチップテスト回路は制御回路40と検査回路50で構
成されている。検査回路50は、メモリセルから読み出さ
れた入出力線IO上の情報を制御回路40から出力される比
較データと検査のためのストローブCMEを受けて比較・
検査し、その良否の判定結果Ｆを出力する。
成されている。検査回路50は、メモリセルから読み出さ
れた入出力線IO上の情報を制御回路40から出力される比
較データと検査のためのストローブCMEを受けて比較・
検査し、その良否の判定結果Ｆを出力する。
制御回路40はテストスタート信号TSとテスト基準クロ
ックＳを受け、この基準クロックＳに同期して動作す
る。また、基準クロックＳが高レベルの時に、制御回路
40に組み込まれたテスト手順で決定されるテストアドレ
スをアドレス線AD上に出力し、Ｘデコーダ20とＹデコー
ダ30によってメモリセルアレイ10の中のメモリセルを選
択する。
ックＳを受け、この基準クロックＳに同期して動作す
る。また、基準クロックＳが高レベルの時に、制御回路
40に組み込まれたテスト手順で決定されるテストアドレ
スをアドレス線AD上に出力し、Ｘデコーダ20とＹデコー
ダ30によってメモリセルアレイ10の中のメモリセルを選
択する。
そして書込み動作時には入出力線IOを介してテストデ
ータを選択されたメモリセルに書き込む。読出し動作時
には選択されたメモリセルの記憶情報を入出力線IOを介
して検査回路50に取り込み、基準クロックＳが高レベル
から低レベルへの変化時、すなわち、半導体メモリが活
性状態から非活性化されるとき（時刻t2）に、ストロー
ブ信号CMEを発生し、メモリセルの検査が行われる。
ータを選択されたメモリセルに書き込む。読出し動作時
には選択されたメモリセルの記憶情報を入出力線IOを介
して検査回路50に取り込み、基準クロックＳが高レベル
から低レベルへの変化時、すなわち、半導体メモリが活
性状態から非活性化されるとき（時刻t2）に、ストロー
ブ信号CMEを発生し、メモリセルの検査が行われる。
このため、基準クロックＳの高レベルの長さを変える
ことで、入出力線IOへの情報読出しが始まる時（時刻t
1）よりも時間をおいて、入出力線IO上のデータが十分
大きくなってから比較・検査することができ、また、入
出力線IOへの情報読出し時刻（t1）の測定・評価が可能
である。
ことで、入出力線IOへの情報読出しが始まる時（時刻t
1）よりも時間をおいて、入出力線IO上のデータが十分
大きくなってから比較・検査することができ、また、入
出力線IOへの情報読出し時刻（t1）の測定・評価が可能
である。
以上説明したように、本発明の半導体メモリ用オンチ
ップテスト方式によれば、メモリセルからの読出し情報
の比較・検査を半導体メモリの動作が活性から非活性と
なるテスト用基準クロックの状態変化時に行うため、そ
のストローブ信号発生タイミングの設定をチップ設計時
に不要にでき、また、情報読出し速度の評価が可能にな
るという効果を得る。
ップテスト方式によれば、メモリセルからの読出し情報
の比較・検査を半導体メモリの動作が活性から非活性と
なるテスト用基準クロックの状態変化時に行うため、そ
のストローブ信号発生タイミングの設定をチップ設計時
に不要にでき、また、情報読出し速度の評価が可能にな
るという効果を得る。
第１図は本発明の半導体メモリ用オンチップテスト方式
の一実施例を示すブロック図、第２図はその主要信号の
タイミング波形である。 10……メモリセルアレイ、20……Ｘデコーダ、30……Ｙ
デコーダ、40……制御回路、50……検査回路。
の一実施例を示すブロック図、第２図はその主要信号の
タイミング波形である。 10……メモリセルアレイ、20……Ｘデコーダ、30……Ｙ
デコーダ、40……制御回路、50……検査回路。
Claims (1)
- 【請求項１】テストの開始を指示するテストスタート信
号と基準クロックとを受け、メモリセルを選択するため
のテストアドレスと、前記テストアドレスにより選択さ
れた前記メモリセルから読出される記憶情報と比較する
ための比較データと、検査のタイミングを規定するスト
ローブ信号とを出力する制御回路と、前記記憶情報と前
記比較データと前記ストローブ信号とを受け、前記タイ
ミングに基づき前記記憶情報と前記比較データとを比較
検査し、判定結果を出力する検査回路とを備える半導体
メモリ用オンチップテスト方式であって、前記基準クロ
ックが第１のレベルの時に前記メモリセルは活性となり
前記記憶情報が読出され、前記基準クロックが第２のレ
ベルの時に前記メモリセルは非活性となり、前記基準ク
ロックが前記第１のレベルから前記第２のレベルに変化
する時に前記ストローブ信号が出力されることを特徴と
する半導体メモリ用オンチップテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213890A JP3018431B2 (ja) | 1990-08-13 | 1990-08-13 | 半導体メモリ用オンチップテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213890A JP3018431B2 (ja) | 1990-08-13 | 1990-08-13 | 半導体メモリ用オンチップテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498698A JPH0498698A (ja) | 1992-03-31 |
| JP3018431B2 true JP3018431B2 (ja) | 2000-03-13 |
Family
ID=16646713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213890A Expired - Fee Related JP3018431B2 (ja) | 1990-08-13 | 1990-08-13 | 半導体メモリ用オンチップテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018431B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026052A (en) | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| US5661694A (en) * | 1993-05-14 | 1997-08-26 | Fujitsu Limited | Programmable semiconductor memory device |
-
1990
- 1990-08-13 JP JP2213890A patent/JP3018431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498698A (ja) | 1992-03-31 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 8 |
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