JPH1196795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1196795A JPH1196795A JP9260492A JP26049297A JPH1196795A JP H1196795 A JPH1196795 A JP H1196795A JP 9260492 A JP9260492 A JP 9260492A JP 26049297 A JP26049297 A JP 26049297A JP H1196795 A JPH1196795 A JP H1196795A
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- signal
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- capacitor
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Abstract
(57)【要約】
【課題】メモリセル内のコンデンサに電圧ストレスを印
加する試験においては、有効な電圧ストレスを印加する
のが難しく、試験の時間が長くなったり、不良検出が適
切に行えない場合がある。 【解決手段】セルフテスト信号ＳＥＬＦがローになるこ
とにより、第１のセレクタ１３および第２のセレクタ１
５が切り換えられ、カウンタ１２から出力されるセルフ
テスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト用アド
レス信号ＴＡＤＤ［０−ｎ］およびセルフテスト用デー
タ信号ＴＤＩＮが選択され、メモリ回路１６に入力さ
れ、カウンタ１２のセルフテスト用データ信号ＴＤＩＮ
をインバータ１７２で反転した信号が選択されて、メモ
リセル部１６２のセルプレートに印加される。これによ
り、コンデンサの両端は入力データに関わらず最大電圧
ストレスが印加される。
加する試験においては、有効な電圧ストレスを印加する
のが難しく、試験の時間が長くなったり、不良検出が適
切に行えない場合がある。 【解決手段】セルフテスト信号ＳＥＬＦがローになるこ
とにより、第１のセレクタ１３および第２のセレクタ１
５が切り換えられ、カウンタ１２から出力されるセルフ
テスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト用アド
レス信号ＴＡＤＤ［０−ｎ］およびセルフテスト用デー
タ信号ＴＤＩＮが選択され、メモリ回路１６に入力さ
れ、カウンタ１２のセルフテスト用データ信号ＴＤＩＮ
をインバータ１７２で反転した信号が選択されて、メモ
リセル部１６２のセルプレートに印加される。これによ
り、コンデンサの両端は入力データに関わらず最大電圧
ストレスが印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばＤＲＡＭ
などのコンデンサ型メモリセルを有する半導体記憶装置
に関する。
などのコンデンサ型メモリセルを有する半導体記憶装置
に関する。
【０００２】
【従来の技術】半導体技術の進展によりＬＳＩの高集積
化が可能となり、また、大容量で高速な記憶装置に対す
る需要が大きいことなどから、メモリＬＳＩの大容量化
が急速に進んでいる。そのようなメモリＬＳＩの中で、
集積度が高く、広く普及している代表的なメモリとして
ＤＲＡＭがある。このＤＲＡＭのメモリセルは、通常、
スイッチングのための１つのトランジスタと電荷を蓄積
する１つのコンデンサにより構成された１トランジスタ
セルが用いられている。
化が可能となり、また、大容量で高速な記憶装置に対す
る需要が大きいことなどから、メモリＬＳＩの大容量化
が急速に進んでいる。そのようなメモリＬＳＩの中で、
集積度が高く、広く普及している代表的なメモリとして
ＤＲＡＭがある。このＤＲＡＭのメモリセルは、通常、
スイッチングのための１つのトランジスタと電荷を蓄積
する１つのコンデンサにより構成された１トランジスタ
セルが用いられている。
【０００３】ところで、たとえばＤＲＡＭのようなコン
デンサ型メモリセルを有する半導体記憶装置を製造する
際の信頼性試験の１つに、電圧ストレスを印加しながら
動作させる試験がある。この試験も、通常の動作試験と
同様に外部から各種信号を与える方法によっても行える
が、物理的な特性に関わる試験であるために、試験装置
によっては所望の信号を発生できない場合や、また信号
源の数が足りない場合などがある。そこでそのような場
合の対策として、半導体記憶装置内部に試験のための信
号を自己生成する回路を盛り込んでおき、これを用いて
試験を行う場合もある。この時に自己生成される信号
は、アドレス信号、動作制御用の信号および書き込みデ
ータ信号などであり、メモリセルへ電圧ストレスが印加
されるような信号が生成される。
デンサ型メモリセルを有する半導体記憶装置を製造する
際の信頼性試験の１つに、電圧ストレスを印加しながら
動作させる試験がある。この試験も、通常の動作試験と
同様に外部から各種信号を与える方法によっても行える
が、物理的な特性に関わる試験であるために、試験装置
によっては所望の信号を発生できない場合や、また信号
源の数が足りない場合などがある。そこでそのような場
合の対策として、半導体記憶装置内部に試験のための信
号を自己生成する回路を盛り込んでおき、これを用いて
試験を行う場合もある。この時に自己生成される信号
は、アドレス信号、動作制御用の信号および書き込みデ
ータ信号などであり、メモリセルへ電圧ストレスが印加
されるような信号が生成される。
【０００４】
【発明が解決しようとする課題】ところで、そのような
電圧ストレスを印加する試験においては、コンデンサに
有効な電圧ストレスを印加するのが難しいという問題が
ある。コンデンサの記録データに基づく電圧が印加され
ない側の端子は、所定の中間電位に固定されている。こ
うすることにより、コンデンサに印加される記録データ
に基づく電圧がハイであってもローであっても、コンデ
ンサへのストレスが一定となり電圧ストレスが緩和でき
るためである。しかし、このために、メモリセルとなる
コンデンサの片側（記憶ノード側）に書き込みデータ信
号として正の電圧や零の電圧を印加しても、コンデンサ
に十分な電圧ストレスが印加されない場合があるという
問題が生じる。その結果、試験の時間が長くなったり、
不良検出が適切に行えない場合があるなどの問題が生じ
る。
電圧ストレスを印加する試験においては、コンデンサに
有効な電圧ストレスを印加するのが難しいという問題が
ある。コンデンサの記録データに基づく電圧が印加され
ない側の端子は、所定の中間電位に固定されている。こ
うすることにより、コンデンサに印加される記録データ
に基づく電圧がハイであってもローであっても、コンデ
ンサへのストレスが一定となり電圧ストレスが緩和でき
るためである。しかし、このために、メモリセルとなる
コンデンサの片側（記憶ノード側）に書き込みデータ信
号として正の電圧や零の電圧を印加しても、コンデンサ
に十分な電圧ストレスが印加されない場合があるという
問題が生じる。その結果、試験の時間が長くなったり、
不良検出が適切に行えない場合があるなどの問題が生じ
る。
【０００５】したがって、本発明の目的は、メモリセル
を構成するコンデンサの両端に十分な電圧ストレスが印
加することができ、よって、信頼性試験時間の短縮や、
初期不良検出が容易に行えるような半導体記憶装置を提
供することにある。
を構成するコンデンサの両端に十分な電圧ストレスが印
加することができ、よって、信頼性試験時間の短縮や、
初期不良検出が容易に行えるような半導体記憶装置を提
供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、コンデンサ型メモリセルを有する半導体記憶装置に
おいて、外部からの設定により、コンデンサの記憶ノー
ド側とは反対側のノードの電位を、コンデンサに十分な
電圧ストレスが印加されるようにセットできるようにし
た。具体的には、コンデンサの片側に正の電圧が印加さ
れる場合にはコンデンサの逆側に零の電圧を、コンデン
サの片側に零の電圧が印加される場合にはコンデンサの
逆側に正の電圧が印加されるような電圧ストレス印加回
路を有するようにした。
に、コンデンサ型メモリセルを有する半導体記憶装置に
おいて、外部からの設定により、コンデンサの記憶ノー
ド側とは反対側のノードの電位を、コンデンサに十分な
電圧ストレスが印加されるようにセットできるようにし
た。具体的には、コンデンサの片側に正の電圧が印加さ
れる場合にはコンデンサの逆側に零の電圧を、コンデン
サの片側に零の電圧が印加される場合にはコンデンサの
逆側に正の電圧が印加されるような電圧ストレス印加回
路を有するようにした。
【０００７】したがって、本発明の半導体記憶装置は、
キャパシタの電荷の状態により２値データを記録する複
数のメモリセルと、前記複数のメモリセルの所望のメモ
リセルのキャパシタの第１の端子に、記録するデータに
基づいた第１の電圧または第２の電圧を印加し、当該キ
ャパシタの電荷の状態を変化させデータを記録するデー
タ記録回路と、前記複数のメモリセルの各キャパシタの
前記第１の端子とは反対の第２の端子を、所定の固定電
位に保持するための電圧を生成する固定電圧生成回路
と、前記記録するデータに基づいて前記所望のメモリセ
ルのキャパシタの第１の端子に印加される第１の電圧ま
たは第２の電圧とは反対の、第２の電圧または第１の電
圧を生成する逆電圧生成回路と、要求に応じて、前記固
定電圧生成回路または前記逆電圧生成回路のいずれかに
より生成された電圧を選択し、前記複数のメモリセルの
少なくとも前記データが記録されるメモリセルのキャパ
シタの前記第２の端子に印加する選択手段とを有する。
キャパシタの電荷の状態により２値データを記録する複
数のメモリセルと、前記複数のメモリセルの所望のメモ
リセルのキャパシタの第１の端子に、記録するデータに
基づいた第１の電圧または第２の電圧を印加し、当該キ
ャパシタの電荷の状態を変化させデータを記録するデー
タ記録回路と、前記複数のメモリセルの各キャパシタの
前記第１の端子とは反対の第２の端子を、所定の固定電
位に保持するための電圧を生成する固定電圧生成回路
と、前記記録するデータに基づいて前記所望のメモリセ
ルのキャパシタの第１の端子に印加される第１の電圧ま
たは第２の電圧とは反対の、第２の電圧または第１の電
圧を生成する逆電圧生成回路と、要求に応じて、前記固
定電圧生成回路または前記逆電圧生成回路のいずれかに
より生成された電圧を選択し、前記複数のメモリセルの
少なくとも前記データが記録されるメモリセルのキャパ
シタの前記第２の端子に印加する選択手段とを有する。
【０００８】好適には、本発明の半導体記憶装置はさら
に、テスト動作時に、前記複数のメモリセルに記録する
データ、および、当該データを記録するための信号を生
成する信号生成回路を有し、そのテスト動作時において
は、前記データ記録回路は、前記生成された信号に基づ
いて前記生成されたデータを前記複数のメモリセルに各
々記録し、前記逆電圧生成回路は、前記生成され記録さ
れるデータに基づいて、前記メモリセルのキャパシタの
第１の端子に印加される前記電圧とは反対の前記電圧を
生成し、前記選択手段は、前記逆電圧生成回路により生
成された電圧を選択し、前記メモリセルのキャパシタの
前記第２の端子に印加する。
に、テスト動作時に、前記複数のメモリセルに記録する
データ、および、当該データを記録するための信号を生
成する信号生成回路を有し、そのテスト動作時において
は、前記データ記録回路は、前記生成された信号に基づ
いて前記生成されたデータを前記複数のメモリセルに各
々記録し、前記逆電圧生成回路は、前記生成され記録さ
れるデータに基づいて、前記メモリセルのキャパシタの
第１の端子に印加される前記電圧とは反対の前記電圧を
生成し、前記選択手段は、前記逆電圧生成回路により生
成された電圧を選択し、前記メモリセルのキャパシタの
前記第２の端子に印加する。
【０００９】また好適には、前記選択手段は、前記選択
した電圧を前記複数の全てのメモリセルのキャパシタの
前記第２の端子に印加する。さらに好適には、前記逆電
圧生成回路は、前記記録するデータを論理的に反転させ
る回路である。
した電圧を前記複数の全てのメモリセルのキャパシタの
前記第２の端子に印加する。さらに好適には、前記逆電
圧生成回路は、前記記録するデータを論理的に反転させ
る回路である。
【００１０】
【発明の実施の形態】本発明の半導体記憶装置の一実施
の形態を図１および図２を参照して説明する。図１は、
本実施の形態の半導体記憶装置の回路構成図である。半
導体記憶装置１は、セルフ信号検出回路１１、カウンタ
１２、第１のセレクタ１３、プレート電位発生回路１
４、第２のセレクタ１５、メモリ回路１６およびインバ
ータ１７１、１７２を有する。
の形態を図１および図２を参照して説明する。図１は、
本実施の形態の半導体記憶装置の回路構成図である。半
導体記憶装置１は、セルフ信号検出回路１１、カウンタ
１２、第１のセレクタ１３、プレート電位発生回路１
４、第２のセレクタ１５、メモリ回路１６およびインバ
ータ１７１、１７２を有する。
【００１１】また、この半導体記憶装置１には、ｎビッ
トのアドレス信号ＡＤＤ［０−ｎ］、１ビットのデータ
入力信号ＤＩＮ、それらの信号をラッチするための信号
ＬＡＴＣＨ、クロック信号ＣＬＯＣＫ、セルフテストを
開始させるための信号ＳＥＬＦなどの信号が入力され
る。なお、その他にも、半導体記憶装置１への入出力信
号としては、メモリ回路１６へのデータの書き込みを指
示するためのライト信号や、データ出力信号ＤＯＵＴな
どがあるが、本発明には直接係わらないので、これらの
信号については図示しない。
トのアドレス信号ＡＤＤ［０−ｎ］、１ビットのデータ
入力信号ＤＩＮ、それらの信号をラッチするための信号
ＬＡＴＣＨ、クロック信号ＣＬＯＣＫ、セルフテストを
開始させるための信号ＳＥＬＦなどの信号が入力され
る。なお、その他にも、半導体記憶装置１への入出力信
号としては、メモリ回路１６へのデータの書き込みを指
示するためのライト信号や、データ出力信号ＤＯＵＴな
どがあるが、本発明には直接係わらないので、これらの
信号については図示しない。
【００１２】まず、半導体記憶装置１の各回路について
図１を参照して説明する。セルフ信号検出回路１１は、
Ｄフリップフロップ１１１とＯＲ素子１１２とが図示の
ごとく接続された回路であり、半導体記憶装置１にアク
ティブローのセルフテスト信号ＳＥＬＦが入力された
時、すなわちセルフテスト信号ＳＥＬＦがローに変化し
た時に、その立ち下がりの１クロックを検出し、クリア
信号ＣＬＥＡＲとしてカウンタ１２に出力する。
図１を参照して説明する。セルフ信号検出回路１１は、
Ｄフリップフロップ１１１とＯＲ素子１１２とが図示の
ごとく接続された回路であり、半導体記憶装置１にアク
ティブローのセルフテスト信号ＳＥＬＦが入力された
時、すなわちセルフテスト信号ＳＥＬＦがローに変化し
た時に、その立ち下がりの１クロックを検出し、クリア
信号ＣＬＥＡＲとしてカウンタ１２に出力する。
【００１３】カウンタ１２は、セルフテスト信号を生成
するためのカウンタであり、半導体記憶装置のアドレス
ビット幅をｎとすると、ｎ＋２ビットのカウンタであ
る。このカウンタ１２の出力信号は、ＬＳＢより順に、
セルフテスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト
用アドレス信号ＴＡＤＤ［０−ｎ］、セルフテスト用デ
ータ信号ＴＤＩＮとして割り当てられており、セルフテ
スト動作時にメモリ回路１６に入力される信号として第
１のセレクタ１３に出力されている。
するためのカウンタであり、半導体記憶装置のアドレス
ビット幅をｎとすると、ｎ＋２ビットのカウンタであ
る。このカウンタ１２の出力信号は、ＬＳＢより順に、
セルフテスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト
用アドレス信号ＴＡＤＤ［０−ｎ］、セルフテスト用デ
ータ信号ＴＤＩＮとして割り当てられており、セルフテ
スト動作時にメモリ回路１６に入力される信号として第
１のセレクタ１３に出力されている。
【００１４】このカウンタ１２は、セルフテスト開始時
にセルフ信号検出回路１１より入力されるクリア信号Ｃ
ＬＥＡＲによりクリアされ、以後、入力されるクロック
信号ＣＬＯＣＫに同期して順次カウントアップされる。
そして、このカウントアップに応じて、カウンタ１２の
各出力に定義されている各信号が順次所定のデータをと
り、メモリ回路１６のセルフテストが行われる。また、
セルフテスト用データ信号ＴＤＩＮは、インバータ１７
２で反転されてセルフテスト動作時にメモリ回路１６の
メモリセルのセルプレートに印加する信号に変換され、
第２のセレクタ１５に入力される。
にセルフ信号検出回路１１より入力されるクリア信号Ｃ
ＬＥＡＲによりクリアされ、以後、入力されるクロック
信号ＣＬＯＣＫに同期して順次カウントアップされる。
そして、このカウントアップに応じて、カウンタ１２の
各出力に定義されている各信号が順次所定のデータをと
り、メモリ回路１６のセルフテストが行われる。また、
セルフテスト用データ信号ＴＤＩＮは、インバータ１７
２で反転されてセルフテスト動作時にメモリ回路１６の
メモリセルのセルプレートに印加する信号に変換され、
第２のセレクタ１５に入力される。
【００１５】第１のセレクタ１３は、セルフテスト信号
ＳＥＬＦに基づいて、メモリ回路１６に対して入力する
信号を選択する。通常使用時で、セルフテスト信号ＳＥ
ＬＦがハイの時には、第１のセレクタ１３は半導体記憶
装置の外部から入力されるラッチ信号ＬＡＴＣＨ、アド
レス信号ＡＤＤ［０−ｎ］およびデータ入力信号ＤＩＮ
を各々選択し、メモリ回路１６に出力する。また、セル
フテスト時で、セルフテスト信号ＳＥＬＦがローの時に
は、第１のセレクタ１３はカウンタ１２から出力される
セルフテスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト
用アドレス信号ＴＡＤＤ［０−ｎ］およびセルフテスト
用データ信号ＴＤＩＮを各々選択し、メモリ回路１６に
出力する。なお、セルフテスト用ラッチ信号ＴＬＡＴＣ
Ｈは、極性の関係でカウンタ１２より出力された信号を
インバータ１７１により反転した信号をメモリ回路１６
に出力する。
ＳＥＬＦに基づいて、メモリ回路１６に対して入力する
信号を選択する。通常使用時で、セルフテスト信号ＳＥ
ＬＦがハイの時には、第１のセレクタ１３は半導体記憶
装置の外部から入力されるラッチ信号ＬＡＴＣＨ、アド
レス信号ＡＤＤ［０−ｎ］およびデータ入力信号ＤＩＮ
を各々選択し、メモリ回路１６に出力する。また、セル
フテスト時で、セルフテスト信号ＳＥＬＦがローの時に
は、第１のセレクタ１３はカウンタ１２から出力される
セルフテスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト
用アドレス信号ＴＡＤＤ［０−ｎ］およびセルフテスト
用データ信号ＴＤＩＮを各々選択し、メモリ回路１６に
出力する。なお、セルフテスト用ラッチ信号ＴＬＡＴＣ
Ｈは、極性の関係でカウンタ１２より出力された信号を
インバータ１７１により反転した信号をメモリ回路１６
に出力する。
【００１６】プレート電位発生回路１４は、通常動作時
にメモリ回路１６のメモリセルのコンデンサのセルプレ
ートに印加する所定の中間電位を発生する。発生した電
位は、第２のセレクタ１５を介してメモリ回路１６に印
加される。
にメモリ回路１６のメモリセルのコンデンサのセルプレ
ートに印加する所定の中間電位を発生する。発生した電
位は、第２のセレクタ１５を介してメモリ回路１６に印
加される。
【００１７】第２のセレクタ１５は、セルフテスト信号
ＳＥＬＦに基づいて、メモリ回路１６に対して入力する
信号を選択する。メモリ回路１６のメモリセルのコンデ
ンサのセルプレートに印加する電圧を選択する。通常使
用時で、セルフテスト信号ＳＥＬＦがハイの時には、第
２のセレクタ１５はプレート電位発生回路１４で生成さ
れた所定の中間電位を選択し、メモリ回路１６に出力す
る。また、セルフテスト時で、セルフテスト信号ＳＥＬ
Ｆがローの時には、第２のセレクタ１５はカウンタ１２
から出力されるセルフテスト用データ信号ＴＤＩＮをイ
ンバータ１７２で反転して生成される信号を選択し、メ
モリ回路１６のセルプレートに出力する。
ＳＥＬＦに基づいて、メモリ回路１６に対して入力する
信号を選択する。メモリ回路１６のメモリセルのコンデ
ンサのセルプレートに印加する電圧を選択する。通常使
用時で、セルフテスト信号ＳＥＬＦがハイの時には、第
２のセレクタ１５はプレート電位発生回路１４で生成さ
れた所定の中間電位を選択し、メモリ回路１６に出力す
る。また、セルフテスト時で、セルフテスト信号ＳＥＬ
Ｆがローの時には、第２のセレクタ１５はカウンタ１２
から出力されるセルフテスト用データ信号ＴＤＩＮをイ
ンバータ１７２で反転して生成される信号を選択し、メ
モリ回路１６のセルプレートに出力する。
【００１８】メモリ回路１６は、アドレスｎビット、デ
ータ１ビットのメモリであり、入出力インターフェイス
回路、アドレスデコーダ部、センスアンプなどの周辺回
路などを含む制御部１６１とメモリセル部１６２を有す
る。メモリセル部１６２は、通常ＤＲＡＭなどで用いら
れているような１トランジスタセルであり、各メモリセ
ルは、ゲートトランジスタと電荷を蓄積する１つのコン
デンサからなる。したがって、メモリ回路１６に入力さ
れたデータ信号は、アドレス信号で指定された所定のメ
モリセルのコンデンサの一方の側１６３（以降、これを
記憶ノード側と言う）に印加される。またメモリ回路１
６においては、メモリセルのコンデンサの記憶ノード側
と反対側１６４の電位を、セルプレート電位として設定
可能になっている。
ータ１ビットのメモリであり、入出力インターフェイス
回路、アドレスデコーダ部、センスアンプなどの周辺回
路などを含む制御部１６１とメモリセル部１６２を有す
る。メモリセル部１６２は、通常ＤＲＡＭなどで用いら
れているような１トランジスタセルであり、各メモリセ
ルは、ゲートトランジスタと電荷を蓄積する１つのコン
デンサからなる。したがって、メモリ回路１６に入力さ
れたデータ信号は、アドレス信号で指定された所定のメ
モリセルのコンデンサの一方の側１６３（以降、これを
記憶ノード側と言う）に印加される。またメモリ回路１
６においては、メモリセルのコンデンサの記憶ノード側
と反対側１６４の電位を、セルプレート電位として設定
可能になっている。
【００１９】次に、半導体記憶装置１の動作について図
２を参照して説明する。通常は、半導体記憶装置１には
外部よりアドレス信号ＡＤＲ、データ信号ＤＩＮ、およ
び、それらの信号を取り込むためのラッチ信号ＬＡＴＣ
Ｈが入力され、セルフテスト信号ＳＥＬＦは無効（ハ
イ）なので、これらの信号がそのまま第１のセレクタ１
３で選択されてメモリ回路１６に入力される。そして、
これらの信号を用いて、メモリ回路１６に対して所望の
データの書き込みや読み出しが行われる。またこの時、
第２のセレクタ１５においてはプレート電位発生回路１
４で発生される電位が選択されて、メモリ回路１６のセ
ルプレートに印加されている。プレート電位発生回路１
４においては、所定の中間電位が生成されている。した
がって、これにより、メモリセル部１６２のコンデンサ
の記憶ノード側の状態に関わらず、すなわち、記憶ノー
ドがハイかローかに関わらず、コンデンサへのストレス
が一定となり電圧ストレスを緩和することができる。
２を参照して説明する。通常は、半導体記憶装置１には
外部よりアドレス信号ＡＤＲ、データ信号ＤＩＮ、およ
び、それらの信号を取り込むためのラッチ信号ＬＡＴＣ
Ｈが入力され、セルフテスト信号ＳＥＬＦは無効（ハ
イ）なので、これらの信号がそのまま第１のセレクタ１
３で選択されてメモリ回路１６に入力される。そして、
これらの信号を用いて、メモリ回路１６に対して所望の
データの書き込みや読み出しが行われる。またこの時、
第２のセレクタ１５においてはプレート電位発生回路１
４で発生される電位が選択されて、メモリ回路１６のセ
ルプレートに印加されている。プレート電位発生回路１
４においては、所定の中間電位が生成されている。した
がって、これにより、メモリセル部１６２のコンデンサ
の記憶ノード側の状態に関わらず、すなわち、記憶ノー
ドがハイかローかに関わらず、コンデンサへのストレス
が一定となり電圧ストレスを緩和することができる。
【００２０】一方、セルフテストを行う場合には、外部
よりセルフテスト信号ＳＥＬＦがローにされる。このセ
ルフテスト信号ＳＥＬＦの立ち下がりをセルフ信号検出
回路１１で検出して、カウンタ１２にクリア信号ＣＬＥ
ＡＲが出力される。また、セルフテスト信号ＳＥＬＦが
ローになることにより、第１のセレクタ１３および第２
のセレクタ１５が切り換えられる。すなわち、第１のセ
レクタ１３においては、カウンタ１２から出力されるセ
ルフテスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト用
アドレス信号ＴＡＤＤ［０−ｎ］およびセルフテスト用
データ信号ＴＤＩＮが選択され、メモリ回路１６に入力
される。また、第２のセレクタ１５においては、カウン
タ１２のセルフテスト用データ信号ＴＤＩＮをインバー
タ１７２で反転した信号が選択されて、メモリセル部１
６２のセルプレートに印加される。
よりセルフテスト信号ＳＥＬＦがローにされる。このセ
ルフテスト信号ＳＥＬＦの立ち下がりをセルフ信号検出
回路１１で検出して、カウンタ１２にクリア信号ＣＬＥ
ＡＲが出力される。また、セルフテスト信号ＳＥＬＦが
ローになることにより、第１のセレクタ１３および第２
のセレクタ１５が切り換えられる。すなわち、第１のセ
レクタ１３においては、カウンタ１２から出力されるセ
ルフテスト用ラッチ信号ＴＬＡＴＣＨ、セルフテスト用
アドレス信号ＴＡＤＤ［０−ｎ］およびセルフテスト用
データ信号ＴＤＩＮが選択され、メモリ回路１６に入力
される。また、第２のセレクタ１５においては、カウン
タ１２のセルフテスト用データ信号ＴＤＩＮをインバー
タ１７２で反転した信号が選択されて、メモリセル部１
６２のセルプレートに印加される。
【００２１】セルフテスト信号ＳＥＬＦの立ち下がりを
検出したクリア信号ＣＬＥＡＲに基づくクリアが終了し
たら、カウンタ１２はクロック信号ＣＬＯＣＫに同期し
てカウントアップを始める。その結果、カウンタ１２の
出力信号に対して対応付けられている各信号は図２に示
すように順に変化する。すなわち、時刻１〜時刻１６ま
での期間においては、メモリ回路１６の各アドレスにデ
ータ０が書き込まれる。この時メモリ回路１６のセルプ
レートは、セルフテスト用データ信号ＴＤＩＮの反転信
号が印加されているので、ハイレベルの電位が印加され
ていることになる。
検出したクリア信号ＣＬＥＡＲに基づくクリアが終了し
たら、カウンタ１２はクロック信号ＣＬＯＣＫに同期し
てカウントアップを始める。その結果、カウンタ１２の
出力信号に対して対応付けられている各信号は図２に示
すように順に変化する。すなわち、時刻１〜時刻１６ま
での期間においては、メモリ回路１６の各アドレスにデ
ータ０が書き込まれる。この時メモリ回路１６のセルプ
レートは、セルフテスト用データ信号ＴＤＩＮの反転信
号が印加されているので、ハイレベルの電位が印加され
ていることになる。
【００２２】また、時刻１７以降においては、メモリ回
路１６の各アドレスにデータ１が書き込まれる。この
時、メモリ回路１６のセルプレートは、ローレベルの電
位が印加されている。したがって、セルフテスト時に
は、半導体記憶装置１のメモリ回路１６の各メモリセル
のコンデンサの両端子１６３，１６４間には、常に最大
電圧ストレスが印加されることになる。そしてこのよう
なデータの書き込みを行った後に、適宜メモリ回路１６
よりデータを読み出してチェックし、メモリ回路１６の
各メモリセルが正常に動作したか否かを検出する。
路１６の各アドレスにデータ１が書き込まれる。この
時、メモリ回路１６のセルプレートは、ローレベルの電
位が印加されている。したがって、セルフテスト時に
は、半導体記憶装置１のメモリ回路１６の各メモリセル
のコンデンサの両端子１６３，１６４間には、常に最大
電圧ストレスが印加されることになる。そしてこのよう
なデータの書き込みを行った後に、適宜メモリ回路１６
よりデータを読み出してチェックし、メモリ回路１６の
各メモリセルが正常に動作したか否かを検出する。
【００２３】このように、本実施の形態の半導体記憶装
置１においては、セルフテスト時には、メモリ回路１６
のメモリセル部１６２の各メモリセルのコンデンサの端
子間には、常に最大電圧ストレスが印加されている。し
たがって、より厳しい条件での厳格な信頼性試験を行う
ことができ、信頼性試験の時間短縮や、初期不良の検出
性能の向上ができる。
置１においては、セルフテスト時には、メモリ回路１６
のメモリセル部１６２の各メモリセルのコンデンサの端
子間には、常に最大電圧ストレスが印加されている。し
たがって、より厳しい条件での厳格な信頼性試験を行う
ことができ、信頼性試験の時間短縮や、初期不良の検出
性能の向上ができる。
【００２４】なお、本発明の半導体記憶装置は、本実施
例に限れるものではなく、種々の改変が可能である。た
とえば、本実施の形態においては、セルフテスト時に
は、常に、メモリセル部１６２のセルプレートに入力デ
ータの反対の信号を印加し、メモリセルを構成するコン
デンサに最大電圧ストレスが印加されるようにしてい
る。しかし、通常の動作と同じような条件で行いたい試
験を行う場合などには、セルプレートには通常動作と同
じ中間電位を印加するようにしてよい。そのためには、
セルプレートに印加する電位を切り換える第２のセレク
タ１５は、セルフテスト信号ＳＥＬＦとは異なる信号に
より切り換えられるようにしておくのが好適である。こ
のように、セルプレートに印加する電位は任意に選択で
きるようにしてもよい。
例に限れるものではなく、種々の改変が可能である。た
とえば、本実施の形態においては、セルフテスト時に
は、常に、メモリセル部１６２のセルプレートに入力デ
ータの反対の信号を印加し、メモリセルを構成するコン
デンサに最大電圧ストレスが印加されるようにしてい
る。しかし、通常の動作と同じような条件で行いたい試
験を行う場合などには、セルプレートには通常動作と同
じ中間電位を印加するようにしてよい。そのためには、
セルプレートに印加する電位を切り換える第２のセレク
タ１５は、セルフテスト信号ＳＥＬＦとは異なる信号に
より切り換えられるようにしておくのが好適である。こ
のように、セルプレートに印加する電位は任意に選択で
きるようにしてもよい。
【００２５】また、本実施の形態の半導体記憶装置１
は、内部に収容するセルフ信号検出回路１１およびカウ
ンタ１２によりセルフテストを行う場合に、セルプレー
トの電位も変化させるようにしていた。しかし、たとえ
ばテスト動作自体は、外部からの信号入力により行い、
セルプレートに印加する電圧を通常動作時とテスト動作
時で変えるようにしてもよい。
は、内部に収容するセルフ信号検出回路１１およびカウ
ンタ１２によりセルフテストを行う場合に、セルプレー
トの電位も変化させるようにしていた。しかし、たとえ
ばテスト動作自体は、外部からの信号入力により行い、
セルプレートに印加する電圧を通常動作時とテスト動作
時で変えるようにしてもよい。
【００２６】そのようにした半導体記憶装置の構成例を
図３に示す。この半導体記憶装置においては、データ入
力信号ＤＩＮをインバータ１７２に入力してこの反転信
号を生成し、これをプレート電位発生回路１４からの出
力に替えてセルプレートに印加するか否かをセレクタ１
５で選択している。したがって外部からは、セレクタ１
５の切り換え信号ＳＥＬを入力している。このような構
成においても、テストは外部からの信号により行うこと
になるが、メモリ回路１６の各コンデンサに最大電圧ス
トレスが印加できる点では、前述した本実施の形態の半
導体記憶装置１と同じ効果が得られる。そしてこのよう
な構成であれば、回路としてはインバータ１７２とセレ
クタ１５、および、選択信号ＳＥＬのための回路が増え
るのみであり、回路規模の増加を抑えることができる。
図３に示す。この半導体記憶装置においては、データ入
力信号ＤＩＮをインバータ１７２に入力してこの反転信
号を生成し、これをプレート電位発生回路１４からの出
力に替えてセルプレートに印加するか否かをセレクタ１
５で選択している。したがって外部からは、セレクタ１
５の切り換え信号ＳＥＬを入力している。このような構
成においても、テストは外部からの信号により行うこと
になるが、メモリ回路１６の各コンデンサに最大電圧ス
トレスが印加できる点では、前述した本実施の形態の半
導体記憶装置１と同じ効果が得られる。そしてこのよう
な構成であれば、回路としてはインバータ１７２とセレ
クタ１５、および、選択信号ＳＥＬのための回路が増え
るのみであり、回路規模の増加を抑えることができる。
【００２７】その他、セルフテスト時のテスト用の信号
の生成方法、プレート電位発生回路１４の詳細な構造な
どは任意でよい。
の生成方法、プレート電位発生回路１４の詳細な構造な
どは任意でよい。
【００２８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、セルフテストによりメモリセルを構成
するコンデンサの両端に十分な電圧ストレスが印加する
ことができるので、信頼性試験の時間を短縮し、初期不
良検出を容易に行うことができる。
憶装置によれば、セルフテストによりメモリセルを構成
するコンデンサの両端に十分な電圧ストレスが印加する
ことができるので、信頼性試験の時間を短縮し、初期不
良検出を容易に行うことができる。
【図１】本発明の一実施の形態の半導体記憶装置の構成
を示す回路構成図である。
を示す回路構成図である。
【図２】図１に示した半導体記憶装置の動作を説明する
ための図である。
ための図である。
【図３】本発明の半導体記憶装置の変形例を示す回路構
成図である。
成図である。
１…半導体記憶装置、１１…セルフ信号検出回路、１１
１…Ｄフリップフロップ、１１２…ＯＲ素子、１２…カ
ウンタ、１３…第１のセレクタ、１４…プレート電位発
生回路、１５…第２のセレクタ、１６…メモリ回路、１
６１…制御部、１６２…メモリセル部、１７１，１７２
…インバータ
１…Ｄフリップフロップ、１１２…ＯＲ素子、１２…カ
ウンタ、１３…第１のセレクタ、１４…プレート電位発
生回路、１５…第２のセレクタ、１６…メモリ回路、１
６１…制御部、１６２…メモリセル部、１７１，１７２
…インバータ
Claims (4)
- 【請求項１】キャパシタの電荷の状態により２値データ
を記録する複数のメモリセルと、 前記複数のメモリセルの所望のメモリセルのキャパシタ
の第１の端子に、記録するデータに基づいた第１の電圧
または第２の電圧を印加し、当該キャパシタの電荷の状
態を変化させデータを記録するデータ記録回路と、 前記複数のメモリセルの各キャパシタの前記第１の端子
とは反対の第２の端子を、所定の固定電位に保持するた
めの電圧を生成する固定電圧生成回路と、 前記記録するデータに基づいて前記所望のメモリセルの
キャパシタの第１の端子に印加される第１の電圧または
第２の電圧とは反対の、第２の電圧または第１の電圧を
生成する逆電圧生成回路と、 要求に応じて、前記固定電圧生成回路または前記逆電圧
生成回路のいずれかにより生成された電圧を選択し、前
記複数のメモリセルの少なくとも前記データが記録され
るメモリセルのキャパシタの前記第２の端子に印加する
選択手段とを有する半導体記憶装置。 - 【請求項２】テスト動作時に、前記複数のメモリセルに
記録するデータ、および、当該データを記録するための
信号を生成する信号生成回路をさらに有し、 前記データ記録回路は、前記テスト動作時には、前記生
成された信号に基づいて前記生成されたデータを前記複
数のメモリセルに各々記録し、 前記逆電圧生成回路は、前記テスト動作時には、前記生
成され記録されるデータに基づいて、前記メモリセルの
キャパシタの第１の端子に印加される前記電圧とは反対
の前記電圧を生成し、 前記選択手段は、前記テスト動作時には、前記逆電圧生
成回路により生成された電圧を選択し、前記メモリセル
のキャパシタの前記第２の端子に印加する請求項１記載
の半導体記憶装置。 - 【請求項３】前記選択手段は、前記選択した電圧を前記
複数の全てのメモリセルのキャパシタの前記第２の端子
に印加する請求項２記載の半導体記憶装置。 - 【請求項４】前記逆電圧生成回路は、前記記録するデー
タを論理的に反転させる回路である請求項２記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9260492A JPH1196795A (ja) | 1997-09-25 | 1997-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9260492A JPH1196795A (ja) | 1997-09-25 | 1997-09-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196795A true JPH1196795A (ja) | 1999-04-09 |
Family
ID=17348724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9260492A Abandoned JPH1196795A (ja) | 1997-09-25 | 1997-09-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196795A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7684269B2 (en) | 2007-06-27 | 2010-03-23 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7924646B2 (en) | 2007-12-27 | 2011-04-12 | Hynix Semiconductor Inc. | Fuse monitoring circuit for semiconductor memory device |
| US8098074B2 (en) | 2008-06-10 | 2012-01-17 | Hynix Semiconductor Inc. | Monitoring circuit for semiconductor device |
-
1997
- 1997-09-25 JP JP9260492A patent/JPH1196795A/ja not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7684269B2 (en) | 2007-06-27 | 2010-03-23 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7924646B2 (en) | 2007-12-27 | 2011-04-12 | Hynix Semiconductor Inc. | Fuse monitoring circuit for semiconductor memory device |
| US8098074B2 (en) | 2008-06-10 | 2012-01-17 | Hynix Semiconductor Inc. | Monitoring circuit for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060531 |