KR100508196B1 - Ｓｄｒａｍ 클럭킹 테스트 모드 - Google Patents

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매닝트로이에이.
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마이크론 테크놀로지 인코포레이티드
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Abstract

테스트 회로는 내부 클럭 입력을 갖는 타입의 SDRAM에 테스트 클럭 신호를 제공한다. 상기 테스트 회로와 상기 SDRAM은 클럭 신호를 수신하도록 적응된 클럭 단자와, 클럭 인에이블 신호를 수신하도록 적응된 클럭 인에이블 단자와, 테스트 인에이블 신호를 수신하도록 적응된 테스트 인에이블 단자를 갖는 공통 패키지에 포함된다. 상기 테스트 회로는 상기 패키지의 상기 클럭 단자와, 상기 클럭 인에이블 단자와, 상기 테스트 인에이블 단자에 연결된 입력들과, 상기 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로를 포함한다. 상기 논리 회로는 상기 클럭 단자를 액티브 상태인 상기 클럭 인에이블 신호와 인액티브 상태인 상기 테스트 인에이블 신호에 응답하여 상기 논리 회로의 출력에 연결한다. 상기 논리 회로는 상기 테스트 클럭 신호를 상기 클럭과 상기 클럭 인에이블 단자들에 인가된 각각의 주기 신호들로부터 생성하고, 상기 테스트 인에이블 신호가 액티브 상태일 때 상기 논리 회로의 출력에 상기 테스트 클럭 신호를 인가한다. 상기 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 주파수를 갖는다.

Description

ＳＤＲＡＭ 클럭킹 테스트 모드{SDRAM CLOCKING TEST MODE}
본 발명은 일반적으로 반도체 메모리 디바이스들을 테스트하는 방법과 장치에 관한 것이며, 특히 동기화 동적 랜덤 액세스 메모리(SDRAM)를 테스트하기 위한 고주파 내부 클럭 신호를 발생하기 위한 방법과 장치에 관한 것이다.
SDRAM들을 제조하는 동안, 다른 반도체 메모리 디바이스들처럼 상기 SDRAM은 디바이스의 정상적인 동작을 확인하기 위하여 테스트되어야만 한다. SDRAM들에서 전형적으로 수행되는 그러한 테스트는 상기 SDRAM의 동작을 모니터링하고 고주파 클럭 신호로 SDRAM을 구동시키는 것을 포함하는 주파수 테스트이다. 전형적인 주파수 테스트 구성은 통상적인 SDRAM(10)이 통상적인 SDRAM 테스터(12)에 연결되어 있는 도 1에 도시되어 있다. SDRAM(10)은 제어 논리 회로(14)와, 어드레스 디코더(16), 및 판독/기록 회로(18)를 포함하고, 이것들 모두는 메모리 어레이(20)에 연결되어 있다. 어드레스 디코더(16)는 어드레스 버스(22)를 통해 어드레스를 수신하고, 메모리 어레이에서 각각의 메모리 셀을 선택하기 위해 메모리 어레이(20)에 디코딩된 어드레스를 제공한다. 판독/기록 회로(18)는 기록 동작 동안에 데이터 버스(24)를 통해 데이터를 수신하고, 메모리 어레이(20)에 그 데이터를 제공하고, 판독 동작 동안에 메모리 어레이로부터 데이터 버스로 데이터를 제공한다.
SDRAM(10)은 제어 버스(26)를 통해, 판독 또는 기록 명령들을 포함하는 데이터 전송 명령들을 수신하는 제어 논리 회로(14)의 제어하에 데이터 전송 동작들을 수행한다. 이 데이터 전송 명령들에 응답하여, 제어 논리 회로(14)는 판독 또는 기록 데이터 전송 동작을 수행하는데 요구되는 각 단계들을 실행한다. 제어 논리 회로(14)는 클럭 신호 CLK의 상승 에지 시에 발생되는 각 단계의 타이밍과 함께, 동기적으로 필요한 각 단계들을 실행한다. 클럭 인에이블 신호 CKE가 그 클럭 신호 CLK에 의한 제어 논리 회로(14)의 클럭킹을 인에이블시킨다.
도 1에서 보인 것 같이, SDRAM 테스터(12)는 제어 버스(26), 어드레스 버스(22) 및 데이터 버스(24)에 연결된다. 테스터(12)는 또한 상기 클럭 신호 CLK와 상기 클럭 인에이블 신호 CKE를 제공한다. SDRAM(10)을 테스트하기 위하여, SDRAM 테스터(12)는 제어 버스 상에서 데이터 전송 명령들과, 상기 어드레스 버스(22) 상에서 어드레스 데이터를 제공하고, 데이터 전송 명령이 판독 또는 기록인지에 따라 데이터 버스(24) 상에서 데이터를 제공 또는 수신한다. 부가적으로, SDRAM 테스터(12)는 제어 논리 회로(14)가 특정한 데이터 전송 동작에서 포함되는 단계들의 각각을 동기적으로 수행하도록 하기 위하여 클럭 신호 CLK와 클럭 인에이블 신호 CKE를 제공한다. 따라서, SDRAM 테스터(12)는 SDRAM(10)의 바람직한 테스트 주파수에서 클럭 신호 CLK를 제공할 수 있어야만 한다.
현재 기술 상태가 주어지면, SDRAM 테스터(12)는 100 megahertz의 주파수에 해당하는 10nanosecond의 클럭 펄스를 갖는 클럭 신호 CLK를 공급하도록 요구될 수도 있다. 전자 공학에서는 동작 주파수가 증가함에 따라 특정 응용과 연관된 회로는 전형적으로 더욱 복잡해지고, 그 결과, 전형적으로 비용이 더 들게 된다는 것이 알려져 있다. 이것은 부분적으로 라인들 사이에서 고주파수들에서 전자기 에너지를 연결하기 위한 전위와, 고주파수들에서 물리적 라인 길이들의 중요한 특성과, 회로의 작업 중단을 야기하는 작은 지연들에 대한 전위 때문이다. 따라서, SDRAM 테스터(12)에 의해 제공되어야만 하는 클럭 신호 CLK의 주파수가 더 높아질수록, 전형적으로 SDRAM 테스터는 더 비싸진다. 사실상, 그러한 SDRAM 테스터들(12)의 비용은 전형적으로 동작 주파수 증가와 함께 지수적으로 증가한다. 예를 들면, 50 megahertz에서 동작하는 SDRAM 테스터(12)는 거의 100만 달러의 비용이 드는 반면에, 100 megahertz에서 동작하는 SDRAM 테스터는 500만 달러의 비용이 든다.
당업자는 주파수 테스트 동안에 요구되는 필수적인 고주파 클럭 신호로 SDRAM을 구동시키는 동시에 더 낮은 주파수의 SDRAM 테스터를 사용하는 것이 도움이 된다는 것을 인정할 것이다.
도 1은 통상적인 SDRAM 테스터에 연결된 통상적인 SDRAM의 기능 블럭도.
도 2는 본 발명의 일 실시예에 따른 SDRAM에서 고주파 내부 테스트 클럭 신호를 제공하기 위한 테스트 회로의 개략도.
도 3은 도 2에 도시된 상기 테스트 회로의 상기 실시예의 다양한 신호들의 타이밍을 도시하는 신호 타이밍도.
도 4는 도 2에 도시된 바와 같이 배타적(exclusive) NOR 게이트의 일 실시예의 개략도.
도 5는 도 2에 도시된 상기 테스트 회로를 포함하는 SDRAM의 기능 블럭 도.
도 6은 도 5에 도시된 상기 SDRAM을 포함하는 컴퓨터 시스템의 기능 블럭 도.
본 발명은 내부 클럭 입력을 갖는 타입의 SDRAM으로 테스트 클럭 신호를 제공하기 위한 테스트 회로이다. 테스트 회로와 SDRAM은 클럭 신호를 수신하도록 적응된 클럭 단자와 클럭 인에이블 신호를 수신하도록 적응된 클럭 인에이블 단자와 테스트 인에이블 신호를 수신하도록 적응된 테스트 인에이블 단자를 갖는 공통 패키지 내에 하우징되어 있다. 테스트 회로는 패키지의 클럭 단자와 클럭 인에이블 단자와 테스트 인에이블 단자에 연결된 입력들과 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로를 포함한다. 논리 회로는 액티브 상태인 클럭 인에이블 신호와 인액티브 상태인 테스트 인에이블 신호에 응답하여 상기 클럭 단자를 상기 논리 회로의 출력에 연결한다. 상기 논리 회로는 상기 테스트 클럭 신호를 상기 클럭과 클럭 인에이블 단자들에 인가되는 각각의 주기 신호들로부터 생성하고 상기 테스트 인에이블 신호가 액티브 상태일 때 상기 테스트 클럭 신호를 상기 논리 회로의 출력으로 인가한다. 상기 테스트 클럭 신호는 상기 주기 신호들 중 하나의 주파수보다 높은 주파수를 가지고 있다.
본 발명은 제 1의 주파수에서 동작하는 SDRAM 테스터가 상기 제 1의 주파수보다 더 높은 제 2의 주파수를 갖는 클럭 신호에 의해 구동되는 SDRAM상에서 주파수 테스트들을 수행하도록 한다. 이 방식으로, 본 발명은 덜 비싼 SDRAM 테스터들이 SDRAM들 상에서 주파수 테스트들을 수행하도록 사용되게 할 수 있다.
본 발명의 일 실시예에 따라서 테스트 회로(30)는 도 2에 도시된다. 상기 테스트 회로(30)는 외부의 클럭 신호 XCLK를 수신하기 위해 단자(32)를 포함한다. 상기 단자(32)는 버퍼 인에이블 단자(36) 상에서 버퍼 인에이블 신호에 응답하여 버퍼 회로(34)의 입력을 출력에 연결하기 위해 동작하는 버퍼 회로(34)의 입력에 연결되어 있다. 상기 버퍼 인에이블 단자(36) 상의 원은 그 버퍼 인에이블 신호가 low true 신호인 것을 나타내고, 그것은 상기 버퍼 인에이블 신호가 low 논리 레벨을 가질 때 상기 버퍼 회로(34)의 입력이 출력에 연결되고, 반대로 상기 버퍼 인에이블 신호가 high 논리 레벨을 가질 때 그 버퍼 회로의 입력은 출력에서 분리된다는 것을 의미한다.
상기 버퍼 회로(34)의 출력은 한 쌍의 단자들(40 및 42) 상의 신호들에 응답하여 상기 입력을 출력에 연결하기 위해 동작하는 전송 게이트(38)의 입력에 연결된다. 클럭 테스트 신호 CLKTST를 수신하는 단자(48)는 인버터(70)를 통해 상기 단자(42)와 상기 단자(40)에 직접 연결되어 있다. 단자(40) 상의 상기 클럭 테스트 신호 CLKTST가 low 논리 레벨을 가질 때, 상기 단자(42) 상의 반전된(inverted) 신호는 high 논리 레벨을 가지며, 이에 의해 상기 전송 회로(38)의 입력이 상기 출력에 연결된다. 반대로, 단자(40) 상의 상기 클럭 테스트 신호인 CLKTST이 high 논리 레벨을 가질 때 상기 단자(42) 상의 반전된 신호는 low 논리 레벨을 가지며, 이에 의해 상기 전송 회로(38)의 입력이 출력으로부터 분리된다.
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상기 전송 회로(38)의 출력은 인버터의 입력에 제공된 신호를 반전시키고 출력 상에 그 반전된 신호를 제공하는 인버터(44)의 입력에 연결된다. 상기 인버터(44)의 출력은 마찬가지로 인버터의 입력상의 신호를 반전하고 출력 상에 반전된 신호를 제공하는 다른 인버터(46)로 연결된다. 상기 인버터(46)의 출력은 클럭 신호 CLK에 대응하고, CLK는 도 1에 도시된 통상의 SDRAM(10)의 상기 제어 논리 회로(14)를 구동시키기 위하여 동작한다. 상기 단자(48)는 NOR 게이트(50)의 제 1의 입력에 연결되고, 상기 NOR 게이트(50)의 출력은 버퍼 인에이블 단자(36)에 연결된다. 상기 NOR 게이트(50)의 제 2 입력은 단자(54)에 인가되는 클럭 인에이블 신호 CKE를 그 입력에서 수신하는 버퍼 회로(52)의 출력에 연결된다. 상기 버퍼 회로(52)의 버퍼 인에이블 단자(56)는 접지되고 상기 버퍼 회로(52)의 입력이 버퍼 회로의 출력에 항상 연결되도록 한다.
상기 버퍼 회로(52)의 출력은 배타적 NOR 게이트(58)의 입력 X2에 직접 연결되어 있고 상기 배타적 NOR 게이트의 입력 에 인버터(60)들을 통해 연결된다. 상기 배타적 NOR 게이트(58)의 다른 입력 X1은 버퍼 회로(34)의 출력에 연결된다. 버퍼 회로(34)의 출력은 또한 배타적 NOR 게이트(58)의 입력 에 인버터(62)를 통해 연결된다. 배타적 NOR 게이트(58)의 출력은 한 쌍의 단자들(66 및 68) 상에 수신된 신호들에 응답하여 상기 입력을 출력에 연결하도록 동작하는 전송 회로(64)의 입력에 연결된다.
클럭 테스트 신호 CLKTST를 수신하는 단자(48)는 단자(68)와 인버터(70)를 통해 단자(66)에 직접 연결된다. 단자(68) 상에서 클럭 테스트 신호 CLKTST가 high 논리 레벨을 가질 때 단자(66) 상에서 반전된 신호는 low 논리 레벨을 가짐으로 전송 회로(64)의 입력을 출력에 연결한다. 반대로, 단자(68) 상에서 클럭 테스트 신호인 CLKTST가 low 논리 레벨을 가질 때 단자(66)에서 반전된 신호는 high 논리 레벨을 가짐으로 전송 회로(64)의 입력을 출력으로부터 분리한다. 그러므로 전송 게이트(64)가 인에이블이면 전송 게이트(38)는 디스에이블이고 전송 게이트(64)가 디스에이블이면 전송 게이트(38)는 인에이블이다. 전송 회로(64)의 출력은 인버터(44)의 입력에 연결된다.
테스트 회로(30)의 동작은 이제 도 2와 도 3에 도시된 신호 타이밍도를 참조하여 설명될 것이다. 동작에서, 테스트 회로(30)는 3개의 다른 모드들에서 동작한다. 제 1 모드는 시간 t0와 시간 t3 사이의 신호 타이밍도에서 나타내어진다. 이 동작의 모드는 클럭 인에이블 신호 CKE와 클럭 테스트 신호 CLKTST에 의해 특징지워지며 이 둘은 low 논리 레벨들을 갖는다. 클럭 인에이블 신호 CKE와 클럭 테스트 신호 CLKTST 둘 다 low 논리 레벨들을 가질 때, 인버터(46)의 출력에서 클럭 신호 CLK는 제공되지 않는다. 도 2를 참조하면 이 동작의 모드는 클럭 인에이블 신호인 CKE와 클럭 테스트 신호 CLKTST 가 둘 다 low 논리 레벨들을 가질 때 NOR 게이트(50)의 출력은 high 레벨이므로 버퍼 회로(34)(즉, 출력에서 분리된 버퍼 회로(34)의 입력)는 디스에이블된다는 것이 쉽게 이해된다. 그리하여 외부 클럭 신호 XCLK는 테스트 회로(30)에서 회로의 나머지로부터 버퍼 회로(34)에 의해 분리된다. 부가적으로, 클럭 테스트 신호 CLKTST가 low 논리 레벨을 가질 때, 전송 회로(64)는 디스에이블되어, 배타적 NOR 게이트(58)의 출력은 클럭 신호 CLK를 구동시키지 않는다. 그리하여, 이 동작의 제 1모드 동안 클럭 신호 CLK는 없다.
다시 도 3을 참조하면, 테스트 회로(30)의 동작의 제 2모드는 low 논리 레벨을 갖는 클럭 테스트 신호 CLKTST와 high 논리 레벨을 갖는 클럭 인에이블 신호 CKE에 의해 특징지워진다. 이 동작의 모드는 신호 타이밍도에서 시간 t3 에서 t6 까지 나타낸다. 상기 신호 타이밍도에 도시될 수 있는 바와 같이, 이 동작 모드에서 클럭 신호 CLK는 외부의 클럭 신호 XCLK와 동일하다. 도 3에서 상기 클럭 신호 CLK은 외부의 클럭 신호 XCLK와 동일한 것으로서 도시됨에도 불구하고, 당업자는 상기 테스트 회로(30)의 구성 요소들의 한정된 지연(delay) 시간들에서 기인하는 두 신호들 사이에 실제로 위상 시프트가 있다는 것을 인지할 것이다.
다시 도 2를 참조하면, 동작의 제 2 모드에서 상기 high 클럭 인에이블 신호 CKE는 상기 버퍼 회로(52)의 출력 상에 제공되고, 상기 NOR 게이트(50)의 입력으로 제공된다. 상기 NOR 게이트(50)의 입력상의 상기 high 논리 레벨은 NOR 게이트의 출력이 버퍼 회로(34)를 인에이블시키는 low 논리 레벨을 가지도록 한다. 상기 버퍼 회로(34)가 인에이블됨과 함께, 상기 외부의 클럭 신호 XCLK는 상기 전송 회로(38)의 입력으로 버퍼 회로의 출력 상에 제공된다. 상기 클럭 테스트 신호 CLKTST는 동작의 상기 모드에서 low 논리 레벨을 갖는 이후, 전송 회로(38)는 상기 외부의 클럭 신호 XCLK가 상기 전송 회로의 출력 상에 제공되고 상기 클럭 신호 CLK를 제공하기 위해 상기 인버터들(44 및 46)을 통하여 연결되도록 인에이블된다.
상기 테스트 회로(30)의 동작의 제 3, 즉 테스트 모드는 도 3의 신호 타이밍도에서 시간 t6 와 t11 사이에 도시된다. 상기 동작의 테스트 모드는 high 논리 레벨을 갖는 상기 클럭 테스트 신호 CLKTST와 주파수에서 외부의 클럭 신호 XCLK의 주파수와 동일하게 펄스(pulse)되는 상기 클럭 인에이블 신호 CKE에 의해 특징지워 진다. 클럭 인에이블 신호 CKE와 외부 클럭 신호 XCLK의 주파수는 상기 신호 타이밍도에서 이 신호들 모두를 위해 도시된 주기 T 에 의해 정의된다. 부가적으로, 상기 클럭 인에이블 신호 CKE는 상기 외부의 클럭 신호 XCLK에 대하여 90도로 위상 시프트된다는 것을 인지해라. 그리고 90도는 시간 t7에서 도시된 바와 같이 주기 T의 4분의 1(즉, T/4)에 해당한다. 동작의 테스트 모드에서, 상기 클럭 신호 CLK는 상기 외부의 클럭 신호 XCLK와 상기 클럭 인에이블 신호 CKE의 주파수의 두 배인 주파수를 가지고 있다. 이것은 신호 타이밍도에서 시간 t8 와 t9 사이에 도시되고, 상기 클럭 신호의 주파수가 두 배가 됨을 나타내는, 상기 클럭 신호 CLK가 주기 T동안에 두 개의 사이클들(cycles)을 통하여 지나는 것을 보여준다.
다시 도 2를 참조하면, 동작의 테스트 모드에서 상기 테스트 회로(30)의 동작은 이제 서술될 것이다. 동작의 테스트 모드에서 상기 클럭 테스트 신호 CLKTST는 NOR 게이트(50)를 통하여 상기 버퍼 회로(34)를 인에이블시키는 high 논리 레벨을 갖는다. 부가적으로, 상기 클럭 테스트 신호 CLKTST가 high 논리 레벨을 가질 때 상기 전송 회로(38)는 디스에이블되고 상기 전송 회로(64)는 인에이블된다. 동작 동안에, 상기 외부의 클럭 신호 XCLK는 배타적 NOR 게이트(58)의 입력 X1으로 제공되고, 이 신호의 상보 신호가 배타적 NOR 게이트의 입력 상에서 인버터(62)를 통해 제공된다. 유사하게, 버퍼 회로(52)의 출력에서 상기 클럭 인에이블 신호 CKE는 배타적 NOR 게이트(58)의 입력 X2에 제공되고 이 신호의 상보 신호는 배타적 NOR 게이트의 입력 로 인버터(60)를 통해 제공된다. 그 입력들에서 이 신호들에 응답하여, 상기 배타적 NOR 게이트(58)는 그 출력들 상에서 클럭 인에이블 신호 CKE와 상기 외부의 클럭 신호 XCLK의 주파수의 두 배의 주파수를 갖는 테스트 클럭 신호를 제공한다. 신호 타이밍도에 도시된 바와 같이, 배타적 NOR 게이트(58)는 상기 클럭 인에이블 신호 CKE 또는 외부의 클럭 신호 XCLK중의 하나가 한 레벨에서 상보(complementary) 논리 레벨까지 변화할 때 배타적 NOR 게이트의 출력은 한 논리 레벨에서 반대의 논리 레벨까지 변화한다. 배타적 NOR 게이트(58)의 출력 상에서 상기 테스트 클럭 신호는 이 동작의 테스트 모드에서 상기 클럭 신호 CLK를 제공하기 위하여 상기 인에이블된 전송 회로(64)와 상기 인버터들(44 및 46)을 통해 연결된다.
상기 배타적 NOR 게이트(58)의 일 실시예의 보다 상세한 개략도는 도 4에 도시된다. 이 실시예에서, 배타적 NOR 게이트(58)는 전원 VCC 와 노드(76) 사이에 직렬로 연결된 드레인 단자들과 그들의 소스를 갖는 한 쌍의 트랜지스터들(72 및 74)을 포함한다. 상기 노드(76)는 상기 배타적 NOR 게이트(58)의 출력 Q 에 대응한다. 상기 트랜지스터들(72 및 74)의 게이트들은 배타적 NOR 게이트(58)의 입력들 X1 및 X2에 각각 연결된다. 제 2쌍의 트랜지스터들(78 및 80)은 상기 노드(76)와 접지 사이에 직렬로 연결된 그들의 소스와 드레인 단자들을 갖는다. 트랜지스터들(78및 80)의 게이트들은 배타적 NOR 게이트(58)의 입력들 X1과 으로 각각 연결된다.
상기 배타적 NOR 게이트(58)는 공급 전압 VCC 와 노드(86) 사이에 직렬로 연결된 그들의 소스와 드레인 단자들을 갖는 한 쌍의 트랜지스터들(82 및 84)을 더 포함하고, 상기 노드(86)는 노드(76)에 연결되어 있다. 상기 트랜지스터들(82 및 84)의 게이트 단자들은 상기 배타적 NOR 게이트(58)의 입력들 과 에 각각 연결되어 있다. 다른 쌍의 트랜지스터들(88 및 90)은 상기 노드(86)와 접지 사이에 직렬로 연결되어 있는 그들의 소스와 드레인 단자들을 가지고 있다. 트랜지스터들(88 및 90)의 게이트들은 배타적 NOR 게이트(58)의 입력들 X2와 에 각각 연결되어 있다.
동작에서, 배타적 NOR 게이트(58)를 포함하는 트랜지스터들은 배타적 NOR 게이트의 논리적 함수를 수행하기 위하여 동작한다. 입력들 X1과 X2은 같은 논리 레벨을 가질 때 트랜지스터들(72 및 74) 둘 다 또는 트랜지스터들(82 및 84) 둘 다가 ON 상태일 것이며, 그것에 의해 VCC에 출력 Q를 배치한다. 또한, 상기 입력들 X1과 X2이 같은 논리 레벨을 가질 때 트랜지스터들(78 또는 80) 중의 하나와 트랜지스터들(88 또는 90) 중의 하나는 OFF 상태일 것이며, 그것에 의해 접지로부터 출력 Q를 분리한다. X1과 X2가 같은 논리 레벨을 갖지 않는다면, 트랜지스터들(78 및 80) 둘 다 ON 상태이거나 또는 트랜지스터들(88 및 90) 둘 다 ON 상태일 것이며, 그것에 의해 상기 출력 Q를 접지로 연결시킨다. 또한, X1과 X2가 같은 논리 레벨을 갖지 않는다면, 트랜지스터들(72 또는 74) 중의 하나와 트랜지스터들(82 또는 84) 중의 하나는 OFF 상태일 것이며, 그것에 의해 VCC 로부터 상기 출력 Q를 분리시킨다. 예를 들면, 입력 X1이 high 논리 레벨을 가지고 입력 X2가 low 논리 레벨을 가질 때, 트랜지스터들(78 및 80)은 상기 출력 Q를 접지로 잡아당기기 위하여 턴온된다. 이러한 상태에서, 모든 나머지 트랜지스터 쌍들에서 트랜지스터들 중의 하나는 턴오프되며, 그러므로 이들 다른 트랜지스터 쌍들은 상기 출력 Q에 영향을 주지 않는다.
도 3에 도시된 상기 테스트 회로(30)의 실시예가 상기 테스트 클럭 신호를 발생하기 위하여 배타적 NOR 게이트(58)를 이용하며, 당업자는 다른 회로들이 또한 이 함수를 수행하기 위해 사용될 수 있다는 것을 인지할 것이다. 예를 들면, 두 개의 원-샷(one-shot) 회로들이라면 그들의 각각의 입력들을 상기 단자들(32 및 54)에 연결시킬 수 있고, 그들의 출력들을 OR회로의 입력들로 연결할 수 있다. 상기 단자들(32 및 54)과 원-샷 회로들의 각각으로부터 출력 펄스(pulse)의 기간 사이에 적당한 위상 시프트를 선택함으로써, 테스트 클럭 신호는 발생될 수 있다.
도 5는 본 발명의 일 실시예에 따른 테스트 회로(30)를 포함하는 SDRAM(100)의 기능적 블럭도이다. 상기 SDRAM(100)은 어드레스 디코더(address decoder)(102)와 판독/기록 회로(104)와 제어 회로(106)를 포함하고, 상기 모든 요소들은 메모리 셀 어레이(memory cell array)(108)에 연결되어 있다. 이 모든 구성 요소들은 기술상 통상적으로 알려져 있다. 상기 테스트 회로(30)는 상기 클럭 신호 CLK를 상기 제어 회로에 제공하기 위해 상기 제어 회로(106)에 연결된다. 상기 어드레스 디코더(102)는 어드레스 버스에 연결되고, 판독/기록 회로(104)는 데이터 버스에 연결되고, 제어 회로(106)는 제어 버스에 연결된다.
동작에서, 외부의 회로는 상기 SDRAM(100)으로 상기 외부의 클럭 신호 XCLK와 상기 클럭 인에이블 신호 CKE와 상기 클럭 테스트 신호 CLKTST뿐만 아니라, 각각의 버스들에서 어드레스와 데이터와 제어 신호를 제공한다. 정상적인 동작 동안, 상기 클럭 테스트 신호 CLKTST은 상기 외부의 회로에 의해 low 논리 레벨 상태가 유지되고, 표준 데이터 전송 동작들은 상기 SDRAM(100)에 의해 수행될 수 있다. 정상적인 동작 동안에, 상기 클럭 인에이블 신호 CKE는 상기 제어 회로가 데이터 전송 동작에서 포함되는 각각의 단계들을 동기적으로 수행하도록 하기 위해서 상기 테스트 회로(30)가 상기 제어 회로(106)를 구동시키기 위한 상기 클럭 신호 CLK로써 외부의 클럭 신호 XCLK를 제공하도록 high 논리 레벨로 변환된다.
예를 들면, 판독 데이터 전송 동작 동안에, 상기 제어 회로(106)는 제어 버스 상에서 수신한 판독 명령을 디코드하고, 상기 어드레스 디코더(102)로 어드레스 버스 상에서 어드레스의 래칭(latching)을 제어한다. 상기 어드레스 디코더(102)는 디코드된 어드레스를 상기 메모리 셀 어레이(108)에 제공하고, 상기 제어 회로(106)의 제어하에 상기 메모리 셀 어레이는 상기 어드레스 데이터를 외부의 회로에 의한 사용을 위해 데이터 버스 상에서 이 데이터를 제공하는 판독/기록 회로(104)로 전송한다.
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기록 데이터 전송 동작 동안에 상기 테스트 회로(30)는 상기 제어 회로가 기록 데이터 전송 동작에서 포함되는 각각의 단계들을 동기적으로 수행하도록 하기 위해 상기 제어 회로(106)를 구동시키기 위한 상기 클럭 신호 CLK상에서 외부의 클럭 신호 XCLK를 다시 한번 제공한다. 기록 데이터 전송 동작 동안에, 상기 외부의 회로는 어드레스 버스 상에 메모리 어드레스, 데이터 버스에 데이터, 제어 버스에 기록 명령을 제공한다. 상기 제어 회로(106)는 상기 기록 명령을 디코드하고, 상기 판독/기록 회로(104)는 데이터 버스 상에 제공된 데이터를 래치하고 상기 어드레스 디코더(102)는 상기 어드레스 버스 상에 어드레스를 래치한다. 상기 제어 회로(106)의 제어하에, 상기 어드레스 디코더(102)로부터 디코드된 메모리 어드레스는 상기 메모리 셀 어레이(108)에 제공되고, 상기 판기/기록 회로(104)에 의해 래치되는 데이터가 상기 메모리 셀 어레이에서 상기 어드레스된 메모리 셀들에 저장되기 위해 상기 메모리 셀 어레이는 조절된다.
상기 SDRAM(100)의 테스트 모드 동작 동안에, 외부의 회로는 상기 클럭 테스트 신호 CLKTST를 high 논리 레벨로 변환하고, 상기 외부의 클럭 신호 XCLK와 같은 주파수에서 상기 클럭 인에이블 신호 CKE를 펄스화한다. 그러나,상기 클럭 인에이블 신호 CKE는 상기 외부의 클럭 신호 XCLK에 대해 위상 시프트된 것을 상기하자. 이 동작 모드 동안에, 상기 테스트 회로(30)에 의한 상기 클럭 신호 CLK 출력은 상기 외부 클럭 신호 XCLK와 상기 클럭 인에이블 신호 CKE의 두 배의 주파수를 갖는다. 상기 외부 회로는 동작의 상기 테스트 모드 동안에 상기 SDRAM(100)을 테스트하기 위하여, 요청된 어드레스와, 데이터와, 제어 신호들을 각각의 버스들 상에 제공한다.
도 6은 도 5의 상기 SDRAM(100)을 포함하는 컴퓨터 시스템(110)의 블럭도이다. 상기 컴퓨터 시스템(110)은 특정한 계산들 또는 작업들을 수행하는 특정한 소프트웨어를 실행시키는 것과 같은, 다양한 컴퓨팅 기능들을 수행하는 컴퓨터 회로(112)를 포함한다. 부가적으로, 상기 컴퓨터 시스템(110)은 오퍼레이터(operator)가 상기 컴퓨터 시스템과 인터페이스하는 것을 허용하도록 상기 컴퓨터 회로(112)에 연결된 키보드 또는 마우스와 같은, 하나 또는 그 이상의 입력 디바이스들(114)을 포함한다. 전형적으로, 상기 컴퓨터 시스템(110)은 또한 상기 컴퓨터 회로(112)에 연결되는 하나 또는 그 이상의 출력 디바이스들(116)을 포함하고, 그러한 출력 디바이스들은 전형적으로 프린터 또는 비디오 터미널이다. 하나 또는 그 이상의 데이터 저장 디바이스들(118)은 또한 외부의 저장 매체(도시되지 않음)로부터 데이터를 검색하거나 또는 데이터를 저장하기 위해 전형적으로 상기 컴퓨터 회로(112)에 연결되어 있다. 전형적인 저장 디바이스들(118)의 예들은 하드 및 플로피 디스크들과 테이프 카세트들과 컴팩트 디스크 판독 전용 메모리들(CD-ROMs)을 포함한다. 상기 컴퓨터 회로(112)는 전형적으로 상기 SDRAM로부터 데이터를 판독하고 상기 SDRAM에 데이터를 기록하는 것을 제공하기 위하여 제어 버스와, 데이터 버스와, 어드레스 버스를 통하여 상기 SDRAM(100)에 연결되어 있다.
본 발명의 다양한 실시예들과 장점들이 앞의 서술에서 설명되었지만, 전술은 오직 예시적이고, 자세한 부분에서 변화가 있을 수 있고, 본 발명의 넓은 원리들 안에서 남아 있다는 점은 이해될 것이다. 따라서, 본 발명은 첨부된 청구항들에 의해서만 제한된다.

Claims (39)

  1. 내부 클럭 입력을 갖는 타입의 SDRAM에 테스트 클럭 신호(CLK)를 제공하기 위한 테스트 회로를 포함하는 장치에 있어서,
    상기 테스트 회로(30)와 상기 SDRAM은, 클럭 신호(XCLK)를 수신하도록 적응된 클럭 단자(32)와, 클럭 인에이블 신호(CKE)를 수신하도록 적응된 클럭 인에이블 단자(54)와, 테스트 인에이블 신호(CLKTST)를 수신하도록 적응된 테스트 인에이블 단자(48)를 갖는 공통 패키지 내에 하우징되어 있고,
    상기 테스트 회로는 상기 패키지의 상기 클럭 단자와 상기 클럭 인에이블 단자와 상기 테스트 인에이블 단자에 연결된 입력들, 및 상기 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로(30)를 포함하고,
    상기 논리 회로(30)는 액티브(active) 상태인 상기 클럭 인에이블 신호(CKE)와 인액티브 상태인 테스트 인에이블 신호에 응답하여 상기 논리 회로(30)의 출력에 상기 클럭 단자(32)를 연결하고,
    상기 논리 회로(30)는 상기 클럭 단자와 상기 클럭 인에이블 단자에 인가된 각각의 주기 신호들로부터 테스트 클럭 신호(CLK)를 생성하고,
    상기 테스트 인에이블 신호가 액티브 상태일 때 상기 테스트 클럭 신호를 상기 논리 회로의 출력에 인가하며, 상기 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 주파수를 갖는 것을 특징으로 하는, 장치.
  2. 제 1항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, 장치.
  3. 제 2항에 있어서, 상기 클럭 인에이블 단자에 인가된 상기 주기 신호는 상기 클럭 단자에 인가된 상기 주기 신호에 대해 위상 시프트되는 것을 특징으로 하는, 장치.
  4. 제 3항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 두 배인 것을 특징으로 하는, 장치.
  5. 내부 클럭 입력을 갖는 타입의 SDRAM에 테스트 클럭 신호를 제공하기 위한 테스트 회로를 포함하는 장치에 있어서,
    상기 테스트 회로와 상기 SDRAM은, 클럭 신호를 수신하도록 적응된 클럭 단자와, 클럭 인에이블 신호를 수신하도록 적응된 클럭 인에이블 단자와, 부가적인 신호를 수신하도록 적응된 적어도 하나의 부가적인 단자를 갖는 공통 패키지에 하우징되며,
    상기 테스트 회로는 상기 패키지의 상기 클럭 단자와, 상기 클럭 인에이블 단자와, 상기 부가적인 단자에 연결된 입력들, 및 상기 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로를 포함하며,
    상기 논리 회로는 액티브 상태인 상기 클럭 인에이블 신호와 제 1 신호를 수신하는 상기 부가적인 단자에 응답하여 상기 논리 회로의 출력에 상기 클럭 단자를 연결하고,
    상기 논리 회로는 상기 클럭 단자 및 클럭 인에이블 단자에 인가된 각각의 주기 신호들로부터 상기 테스트 클럭 신호를 생성하고, 상기 부가적인 단자가 제 2 신호를 수신할 때 상기 논리 회로의 출력에 상기 테스트 클럭 신호를 인가하고, 상기 테스트 클럭 신호는 상기 주기 신호들 중 어느 하나의 주기 신호의 주파수들보다 높은 주파수를 갖는 것을 특징으로 하는, 장치.
  6. 제 5항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, 장치.
  7. 제 6항에 있어서, 상기 각각의 주기 신호들은 상기 클럭 단자에 인가된 상기 주기 신호에 대해 미리 정해진 크기만큼 위상 시프트되는 것을 특징으로 하는, 장치.
  8. 제 7항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 두 배인 것을 특징으로 하는, 장치.
  9. 내부 클럭 입력을 갖는 타입의 SDRAM에 테스트 클럭 신호를 제공하기 위한 테스트 회로를 포함하는 장치에 있어서,
    상기 테스트 회로와 상기 SDRAM은, 클럭 신호를 수신하도록 적응된 클럭 단자와, 클럭 인에이블 신호를 수신하도록 적응된 클럭 인에이블 단자를 갖는 공통 패키지에 하우징되고,
    상기 테스트 회로는 상기 클럭 단자 및 상기 클럭 인에이블 단자에 연결된 입력들과 상기 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로를 포함하고,
    상기 논리 회로는 액티브 상태인 상기 클럭 인에이블 신호에 응답하여 상기 논리 회로의 출력에 상기 클럭 단자를 연결하고,
    상기 논리 회로는 상기 클럭 단자 및 클럭 인에이블 단자에 인가된 각각의 주기 신호들로부터 상기 테스트 클럭 신호를 생성하고, 상기 각각의 주기 신호들이 상기 클럭 단자 및 클럭 인에이블 단자에 인가될 때 상기 논리 회로의 출력에 상기 테스트 클럭 신호를 인가하며, 상기 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 주파수를 갖는 것을 특징으로 하는, 장치.
  10. 제 9항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, 장치.
  11. 제 10항에 있어서, 상기 각각의 주기 신호들은 상기 클럭 단자에 인가된 상기 주기 신호에 대해 미리 정해진 크기만큼 위상 시프트되는 것을 특징으로 하는, 장치.
  12. 제 11항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 정수배인 것을 특징으로 하는, 테스트 회로를 포함하는 장치.
  13. SDRAM의 내부 클럭 입력에 외부 클럭 신호 또는 고주파 테스트 클럭 신호 중의 하나를 제공하는 테스트 회로를 포함하는 장치로서, 상기 테스트 회로와 상기 SDRAM은 공통 패키지 안에 하우징되는, 상기 장치에 있어서:
    외부 클럭 신호를 수신하기 위한 외부 클럭 단자(32)와,
    클럭 인에이블 신호를 수신하기 위한 클럭 인에이블 단자(54)와,
    테스트 인에이블 신호를 수신하기 위한 테스트 인에이블 단자(48)와,
    버퍼 인에이블 단자(36) 상의 버퍼 인에이블 신호에 응답하여 출력 단자에 상기 외부 클럭 단자(32)를 연결하도록 동작 가능한, 상기 외부 클럭 단자(32)에 연결된 입력 단자를 갖는 제 1 버퍼 회로(34)와,
    상기 테스트 인에이블 신호를 수신하기 위해 상기 테스트 인에이블 단자(48)에 연결된 입력 단자와 상기 클럭 인에이블 신호를 수신하기 위해 상기 클럭 인에이블 단자(54)에 연결된 입력 단자와, 상기 제 1 버퍼 회로(34)의 상기 버퍼 인에이블 단자(36)에 연결된 출력 단자를 갖는 인에이블 회로(50)로서, 상기 인에이블 회로는 액티브 상태인 상기 클럭 인에이블 신호와 상기 클럭 테스트 신호 중 적어도 하나에 응답하여 상기 출력 단자 상에 상기 버퍼 인에이블 신호를 제공하도록 동작 가능한, 상기 인에이블 회로와,
    상기 외부 클럭 단자(32)에 인가된 제 1 주파수를 갖는 제 1주기 신호를 수신하기 위해 상기 제 1 버퍼 회로(34)의 출력 단자에 연결되고, 상기 클럭 인에이블 단자(54)에 인가된 제 2 주파수를 갖는 제 2 주기 신호를 수신하기 위해 상기 클럭 인에이블 단자(54)에 연결되는 주파수 체배기 회로(58)로서, 상기 주파수 체배기 회로는 상기 제 1 및 제 2 주기 신호들로부터 생성된 상기 고주파 테스트 클럭 신호를 출력 단자에서 제공하도록 동작 가능하고, 상기 고주파 테스트 클럭 신호는 상기 제 1 및 제 2 주파수들보다 높은 제 3 주파수를 갖는, 상기 주파수 체배기 회로와,
    상기 제 1 버퍼 회로(34)의 출력 단자에 연결된 입력 단자와, 상기 테스트 인에이블 단자(48)에 연결된 인에이블 단자(40, 42)와, 상기 SDRAM의 내부 클럭 입력에 연결된 출력 단자를 가지는 제 1 전송 회로(38)로서, 상기 제 1 전송 회로는 인액티브 상태인 상기 테스트 인에이블 신호에 응답하여 상기 SDRAM의 상기 내부 클럭 입력에 상기 제 1 버퍼 회로(34)의 출력 단자를 연결하도록 동작 가능한, 상기 제 1 전송 회로(38)와,
    상기 주파수 체배기 회로(58)의 출력 단자에 연결된 입력 단자와, 상기 테스트 인에이블 단자(48)에 연결된 인에이블 단자(66,68)와, 상기 SDRAM의 내부 클럭 입력에 연결된 출력 단자를 가지는 제 2 전송 회로(64)로서, 상기 제 2 전송 회로는 액티브 상태인 상기 테스트 인에이블 신호에 응답하여 상기 SDRAM의 내부 클럭 입력에 상기 주파수 체배기 회로(58)의 출력 단자를 연결하도록 동작 가능한, 상기 제 2 전송 회로(64)를 포함하는 것을 특징으로 하는, 장치.
  14. 제 13항에 있어서, 상기 제 2 주파수는 상기 제 1 주파수와 동일한 것을 특징으로 하는, 장치.
  15. 제 14항에 있어서, 상기 제 2 신호는 상기 제 1 신호에 대해 90도의 크기만큼 위상 시프트되는 것을 특징으로 하는, 장치.
  16. 제 15항에 있어서, 상기 주파수 체배기 회로는,
    반전된(inverted) 클럭 인에이블 신호를 출력 단자 상에 제공하도록 동작 가능한, 상기 클럭 인에이블 신호를 수신하기 위해 상기 클럭 인에이블 단자에 연결된 입력 단자를 갖는 제 1 인버터(inverter)와,
    반전된 외부 클럭 신호를 출력 단자 상에 제공하도록 동작 가능한, 상기 외부 클럭 신호를 수신하기 위해 상기 제 1 버퍼 회로의 출력 단자에 연결된 입력 단자를 갖는 제 2 인버터와,
    상기 제 1 버퍼 회로의 출력 단자에 연결된 제 1 입력 단자와, 상기 제 1 인버터의 출력 단자에 연결된 제 2 입력 단자와, 상기 클럭 인에이블 단자에 연결된 제 3 입력 단자와, 상기 제 2 인버터의 출력 단자에 연결된 제 4 입력 단자를 가지는 배타적 NOR 게이트로서, 상기 배타적 NOR 게이트는 그 입력 단자들 상의 신호들에 응답하여 출력 단자 상에 상기 고주파 테스트 클럭 신호를 제공하는, 상기 배타적 NOR 게이트를 구비하는 것을 특징으로 하는, 장치.
  17. 제 14항에 있어서, 상기 제 2 신호는 상기 제 1 신호에 대해 180도의 크기만큼 위상 시프트되는 것을 특징으로 하는, 장치.
  18. 제 17항에 있어서, 상기 주파수 체배기 회로는,
    상기 제 1 주기 신호의 상승 에지에 응답하여 출력 단자 상에 제 1 원 샷(one-shot) 신호를 제공하는, 상기 제 1 버퍼 회로의 출력 단자에 연결된 트리거(trigger) 입력을 가진, 제 1 원 샷 회로와,
    상기 제 2 주기 신호의 상승 에지에 응답하여 출력 단자 상에 제 2 원 샷 신호를 제공하는 상기 클럭 인에이블 단자에 연결된 트리거 입력을 가진, 제 2 원 샷 회로와,
    상기 제 1 원 샷 회로의 출력 단자에 연결된 제 1 입력 단자와 제 2 원 샷 회로의 출력 단자에 연결된 제 2 입력 단자를 가지는 OR 게이트로서, 상기 OR 게이트는 출력 단자 상에 상기 고주파 테스트 클럭 신호를 제공하는, 상기 OR 게이트를 포함하는 것을 특징으로 하는, 장치.
  19. 제 18항에 있어서, 상기 원 샷 신호들의 각각의 기간이 상기 제 1 주기 신호의 제 1 주파수에 의해 정의되는 주기의 4분의 1과 동일한 것을 특징으로 하는, 장치.
  20. 제 13항에 있어서, 제 1 전송 회로는 제 1 및 제 2 상보 입력 단자들을 갖는 전송 게이트를 포함하고, 상기 제 1 상보 입력 단자는 상기 테스트 인에이블 단자에 직접 연결되고, 상기 테스트 인에이블 단자는 상기 제 2 상보 입력 단자에 인버터를 통해 연결되는 것을 특징으로 하는, 장치.
  21. 제 20항에 있어서, 상기 제 2 전송 회로는 제 1 및 제 2 상보 입력 단자들을 갖는 전송 게이트를 포함하고, 상기 제 2 상보 입력 단자는 상기 테스트 인에이블 단자에 직접 연결되고, 상기 테스트 인에이블 단자는 상기 제 1 상보 입력 단자로 인버터를 통하여 연결되는 것을 특징으로 하는, 장치.
  22. 제 13항에 있어서, 상기 인에이블 회로는 NOR 게이트를 포함하는 것을 특징으로 하는, 장치.
  23. 내부 클럭 입력을 갖는 타입의 SDRAM에 있어서,
    어드레스 버스와,
    제어 버스와,
    데이터 버스와,
    클럭 신호를 수신하도록 적응된 클럭 단자와,
    클럭 인에이블 신호를 수신하도록 적응된 클럭 인에이블 단자와,
    테스트 인에이블 신호를 수신하도록 적응된 테스트 인에이블 단자와,
    상기 어드레스 버스에 연결된 어드레스 디코더와,
    상기 제어 버스에 연결된 제어 논리 회로와,
    상기 데이터 버스에 연결된 판독/기록 회로와,
    상기 어드레스 디코더(102)와, 제어 회로(106)와, 판독/기록 회로(104)에 연결된 메모리 셀 어레이(memory cell array)(108)로서, 상기 메모리 셀 어레이는:
    복수의 행 라인들(row lines)과,
    복수의 제 1 과 제 2 상보적인 디지트(digit) 라인들의 쌍들과,
    각각이 상기 행 라인들의 하나에 연결된 제어 단자와, 상보적인 열 라인들(column lines)의 쌍들의 하나의 제 1 및 제 2의 상보적인 디지트(digit) 라인들의 하나로 연결되는 데이터 단자를 갖는 복수의 메모리 셀들을 포함하는, 상기 메모리 셀 어레이와,
    상기 클럭 단자와 상기 클럭 인에이블 단자와 상기 테스트 인에이블 단자에 연결된 입력들과 상기 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로를 포함하는 테스트 회로로서, 상기 논리 회로는 액티브 상태인 상기 클럭 인에이블 신호와 인액티브 상태인 상기 테스트 인에이블 신호에 응답하여 상기 논리 회로의 출력에 상기 클럭 단자를 연결하고, 상기 논리 회로는 상기 클럭과 클럭 인에이블 단자들에 인가된 각각의 주기 신호들로부터 상기 테스트 클럭 신호를 생성하고, 상기 테스트 인에이블 신호가 액티브 상태일 때 상기 논리 회로의 출력에 상기 테스트 클럭 신호를 인가하고, 상기 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 주파수를 갖는, 상기 테스트 회로를 포함하는 것을 특징으로 하는, SDRAM.
  24. 제 23항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, SDRAM.
  25. 제 24항에 있어서, 상기 클럭 인에이블 단자에 인가되는 상기 주기 신호는 상기 클럭 단자에 인가되는 상기 주기 신호에 대해 위상 시프트되는 것을 특징으로 하는, SDRAM.
  26. 제 25항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 두 배인 것을 특징으로 하는, SDRAM.
  27. 제 23항에 있어서, 각 메모리 셀은:
    제 1 저장 단자와 제 2 저장 단자를 갖는 저장 소자로서, 상기 제 2 저장 단자는 대략 VCC/2의 기준 전압 소스에 연결된, 상기 저장 소자와,
    연관된 행 라인에 연결된 제어 단자와, 상기 저장 소자의 제 1 저장 단자에 연결된 제 1 데이터 단자와, 연관된 제 1 및 제 2 상보적인 디지트 라인들 중 하나에 연결된 제 2 데이터 단자를 갖는 메모리 스위치 회로를 포함하는 것을 특징으로 하는, SDRAM.
  28. 컴퓨터 시스템에 있어서,
    데이터 입력 디바이스와,
    데이터 출력 디바이스와,
    어드레스 버스와,
    데이터 버스와,
    제어 버스와,
    상기 데이터 입력 디바이스 및 출력 디바이스와, 상기 데이터 버스와 어드레스 버스와 제어 버스에 연결된 컴퓨팅 회로를 포함하고, 상기 컴퓨팅 회로는,
    내부 클럭 입력을 갖는 타입의 SDRAM을 포함하고, 상기 SDRAM은 상기 SDRAM에 테스트 클럭 신호를 제공하는 테스트 회로를 가지며, 상기 테스트 회로와 상기 SDRAM은 클럭 신호를 수신하도록 적응된 클럭 단자와, 클럭 인에이블 신호를 수신하도록 적응된 클럭 인에이블 단자와, 테스트 인에이블 신호를 수신하도록 적응된 테스트 인에이블 단자를 갖는 공통 패키지에 하우징되고, 상기 테스트 회로는 상기 패키지의 상기 클럭 단자와, 상기 클럭 인에이블 단자와, 상기 테스트 인에이블 단자에 연결된 입력들과 상기 SDRAM의 내부 클럭 입력에 연결된 출력을 갖는 논리 회로를 포함하며, 상기 논리 회로는 액티브 상태인 상기 클럭 인에이블 신호와 인액티브 상태인 상기 테스트 인에이블 신호에 응답하여 상기 논리 회로의 출력에 상기 클럭 단자를 연결하며, 상기 논리 회로는 상기 클럭 단자 및 상기 클럭 인에이블 단자에 인가된 각각의 주기 신호들로부터 상기 테스트 클럭 신호를 생성하고, 상기 테스트 인에이블 신호가 액티브 상태일 때 상기 논리 회로의 출력에 상기 테스트 클럭 신호를 인가하며, 상기 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 주파수를 갖는 것을 특징으로 하는, 컴퓨터 시스템.
  29. 제 28항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, 컴퓨터 시스템.
  30. 제 29항에 있어서, 상기 클럭 인에이블 단자에 인가된 상기 주기 신호는 상기 클럭 단자에 인가된 상기 주기 신호에 대해 90도의 크기만큼 위상 시프트되는 것을 특징으로 하는, 컴퓨터 시스템.
  31. 제 30항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 두 배인 것을 특징으로 하는, 컴퓨터 시스템.
  32. 내부 클럭 입력을 갖는 타입의 SDRAM에 고주파 테스트 클럭 신호를 제공하기 위한 방법에 있어서,
    상기 SDRAM의 클럭 단자 상에 클럭 신호를 수신하는 단계와,
    상기 SDRAM의 클럭 인에이블 단자 상에 클럭 인에이블 신호를 수신하는 단계와,
    상기 SDRAM의 테스트 인에이블 단자 상에 테스트 인에이블 신호를 수신하는 단계와,
    상기 고주파 테스트 클럭 신호를 상기 클럭 단자와 상기 클럭 인에이블 단자에 인가된 각각의 주기 신호들로부터 생성하는 단계로서, 상기 고주파 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 제 3의 주파수를 갖는, 상기 생성 단계와,
    상기 클럭 인에이블 신호가 액티브 상태이고 상기 테스트 인에이블 신호가 인액티브 상태일 때 상기 내부 클럭 입력에 상기 클럭 신호를 제공하는 단계와,
    상기 테스트 인에이블 신호가 액티브 상태일 때 상기 내부 클럭 입력에 상기 고주파 테스트 클럭 신호를 제공하는 단계를 포함하는 것을 특징으로 하는, 방법.
  33. 제 32항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, 방법.
  34. 제 33항에 있어서, 상기 클럭 인에이블 단자에 인가된 상기 주기 신호는 상기 클럭 단자에 인가된 상기 주기 신호에 대해 위상 시프트되는 것을 특징으로 하는, 방법.
  35. 제 34항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 두 배인 것을 특징으로 하는, 방법.
  36. 내부 클럭 입력을 갖는 타입의 SDRAM에 고주파 테스트 클럭 신호를 제공하기 위한 방법에 있어서,
    상기 SDRAM의 클럭 단자 상에 클럭 신호를 수신하는 단계와,
    상기 SDRAM의 클럭 인에이블 단자 상에 클럭 인에이블 신호를 수신하는 단계와,
    상기 고주파 테스트 클럭 신호를 상기 클럭 단자와 상기 클럭 인에이블 단자에 인가된 각각의 주기 신호들로부터 생성하는 단계로서, 상기 고주파 테스트 클럭 신호는 상기 주기 신호들의 주파수들보다 높은 제 3 주파수를 갖는, 상기 생성 단계와,
    상기 클럭 인에이블 신호가 액티브 상태일 때 상기 내부 클럭 입력에 상기 클럭 신호를 제공하는 단계와,
    상기 각각의 주기 신호들이 상기 클럭 단자 및 클럭 인에이블 단자에 인가될 때 상기 내부 클럭 입력에 상기 고주파 테스트 클럭 신호를 제공하는 단계를 포함하는 것을 특징으로 하는, 방법.
  37. 제 36항에 있어서, 상기 각각의 주기 신호들의 주파수들은 동일한 것을 특징으로 하는, 방법
  38. 제 37항에 있어서, 상기 클럭 인에이블 단자에 인가된 상기 주기 신호는 상기 클럭 단자에 인가된 상기 주기 신호에 대해 위상 시프트되는 것을 특징으로 하는, 방법.
  39. 제 38항에 있어서, 상기 테스트 클럭 신호의 주파수는 상기 주기 신호들의 주파수의 두 배인 것을 특징으로 하는, 방법.
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