JPH0581855A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0581855A JPH0581855A JP3241772A JP24177291A JPH0581855A JP H0581855 A JPH0581855 A JP H0581855A JP 3241772 A JP3241772 A JP 3241772A JP 24177291 A JP24177291 A JP 24177291A JP H0581855 A JPH0581855 A JP H0581855A
- Authority
- JP
- Japan
- Prior art keywords
- high speed
- tester
- data
- input data
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000012360 testing method Methods 0.000 claims abstract description 42
- 230000004044 response Effects 0.000 claims abstract description 11
- 238000012546 transfer Methods 0.000 abstract description 16
- 230000006870 function Effects 0.000 abstract description 10
- 238000004904 shortening Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高速データ転送機能テスト時にもデバイステ
スターの側には高価な回路構成を不要とする。 【構成】 通常動作モードと高速動作モードの書き替え
可能な半導体記憶装置で、外部より最小サイクルタイム
の基本動作クロック又は基本動作クロック発生用クロッ
クを受取り内部を高速動作モードで動作させる手段と、
外部入力の簡略化高速テストモード用の動作コマンドに
応答し内部でコマンドに対応する高速テストモード用の
マイクロコマンドとアドレスの発生手段と、外部入力の
簡略化高速テストモード用の動作コマンドに応答し複数
ビットの入力データ又は同一の複数ビットデータを圧縮
した入力データの発生。一時記憶手段と、マイクロコマ
ンド及びアドレスに応答し入力データをメモリセルに書
き込む手段と、マイクロコマンド及びアドレスに応答し
アドレスから記憶データの読み出しと、一時記憶の入力
データと照合し照合結果を外部に出力する手段とよりな
る。
スターの側には高価な回路構成を不要とする。 【構成】 通常動作モードと高速動作モードの書き替え
可能な半導体記憶装置で、外部より最小サイクルタイム
の基本動作クロック又は基本動作クロック発生用クロッ
クを受取り内部を高速動作モードで動作させる手段と、
外部入力の簡略化高速テストモード用の動作コマンドに
応答し内部でコマンドに対応する高速テストモード用の
マイクロコマンドとアドレスの発生手段と、外部入力の
簡略化高速テストモード用の動作コマンドに応答し複数
ビットの入力データ又は同一の複数ビットデータを圧縮
した入力データの発生。一時記憶手段と、マイクロコマ
ンド及びアドレスに応答し入力データをメモリセルに書
き込む手段と、マイクロコマンド及びアドレスに応答し
アドレスから記憶データの読み出しと、一時記憶の入力
データと照合し照合結果を外部に出力する手段とよりな
る。
Description
【０００１】
【産業上の利用分野】この発明は、通常モードと高速デ
ータ転送モードとを有する書き替え可能な半導体記憶装
置に係り、特に高速動作モードの試験用回路を内蔵した
半導体記憶装置に関する。
ータ転送モードとを有する書き替え可能な半導体記憶装
置に係り、特に高速動作モードの試験用回路を内蔵した
半導体記憶装置に関する。
【０００２】近年、半導体記憶装置にあっては、ＣＰＵ
の高速化に伴いアクセスタイムの高速化が要求され、特
にダイナミックＲＡＭ（以下、ＤＲＡＭという）の中に
は、キャッシュメモリを介さずにＣＰＵと直接データの
転送が行える高速データ転送モードの実現が要求されて
いる。このため、このような高速データ転送モードを実
現する回路の開発とともに、その機能試験の必要性が要
望されている。
の高速化に伴いアクセスタイムの高速化が要求され、特
にダイナミックＲＡＭ（以下、ＤＲＡＭという）の中に
は、キャッシュメモリを介さずにＣＰＵと直接データの
転送が行える高速データ転送モードの実現が要求されて
いる。このため、このような高速データ転送モードを実
現する回路の開発とともに、その機能試験の必要性が要
望されている。
【０００３】
【従来の技術】従来のＤＲＡＭにおける動作波形の一例
を図３に示す。同図に示されるように、従来のＤＲＡＭ
のサイクルタイムは、通常モード（ノーマルモード）の
場合で１００〜２００ｎｓ、ページモード等の高速Ｒｅ
ａｄ／Ｗｒｉｔｅモードでも３０〜５０ｎｓ程度はあ
り、そのためこのようなＤＲＡＭをテストするのに必要
なテスターには十分な測定余裕が存在していた。
を図３に示す。同図に示されるように、従来のＤＲＡＭ
のサイクルタイムは、通常モード（ノーマルモード）の
場合で１００〜２００ｎｓ、ページモード等の高速Ｒｅ
ａｄ／Ｗｒｉｔｅモードでも３０〜５０ｎｓ程度はあ
り、そのためこのようなＤＲＡＭをテストするのに必要
なテスターには十分な測定余裕が存在していた。
【０００４】従来のＤＲＡＭにおける高速データ転送時
の動作波形を図４に示す。同図に示される如き高速デー
タ転送機能を有するＤＲＡＭをテストする場合には、サ
イクルタイムは４ｎｓ、コマンド、データ入力及びデー
タ出力のレートは２ｎｓとなり、これをテストするテス
ターには、コンパレータの時分割等の特別な回路構成が
必要となり、テスターが非常に高価なものとなる。加え
て、このような特別の回路構成を採用するところから、
デバイスの同時測定等の試験時間短縮の手法が使えなく
なり、試験時間短縮の障害となる。その結果、テスター
自体の高価格性と試験時間の短縮困難性とはデバイスの
コストに跳ね返り、ひいてはデバイスのコストアップを
招来するという問題点があった。
の動作波形を図４に示す。同図に示される如き高速デー
タ転送機能を有するＤＲＡＭをテストする場合には、サ
イクルタイムは４ｎｓ、コマンド、データ入力及びデー
タ出力のレートは２ｎｓとなり、これをテストするテス
ターには、コンパレータの時分割等の特別な回路構成が
必要となり、テスターが非常に高価なものとなる。加え
て、このような特別の回路構成を採用するところから、
デバイスの同時測定等の試験時間短縮の手法が使えなく
なり、試験時間短縮の障害となる。その結果、テスター
自体の高価格性と試験時間の短縮困難性とはデバイスの
コストに跳ね返り、ひいてはデバイスのコストアップを
招来するという問題点があった。
【０００５】
【発明が解決しようとする課題】上述のように、高速デ
ータ転送機能を有するＤＲＡＭをテストする場合には、
サイクルタイムは４ｎｓ、コマンド、データ入力及びデ
ータ出力のレートは２ｎｓ程度となり、これをテストす
るテスターには、コンパレータの時分割等の特別な回路
構成が必要となってテスターが非常に高価なものとなる
ことに加え、このような特別の回路構成を採用するとこ
ろから、デバイスの同時測定等の試験時間短縮の手法が
使えなくなつて試験時間短縮の障害となり、その結果、
テスター自体の高価格性と試験時間の短縮困難性とはデ
バイスのコストに跳ね返り、ひいてはデバイスのコスト
アップを招来するという問題点があった。
ータ転送機能を有するＤＲＡＭをテストする場合には、
サイクルタイムは４ｎｓ、コマンド、データ入力及びデ
ータ出力のレートは２ｎｓ程度となり、これをテストす
るテスターには、コンパレータの時分割等の特別な回路
構成が必要となってテスターが非常に高価なものとなる
ことに加え、このような特別の回路構成を採用するとこ
ろから、デバイスの同時測定等の試験時間短縮の手法が
使えなくなつて試験時間短縮の障害となり、その結果、
テスター自体の高価格性と試験時間の短縮困難性とはデ
バイスのコストに跳ね返り、ひいてはデバイスのコスト
アップを招来するという問題点があった。
【０００６】この発明は、上述の問題点に鑑みて成され
たものであり、その目的とするところは、高速データ転
送機能をテストする場合にもテスターの側には高価な回
路構成が不要となるようにした半導体記憶装置を提供す
ることにある。
たものであり、その目的とするところは、高速データ転
送機能をテストする場合にもテスターの側には高価な回
路構成が不要となるようにした半導体記憶装置を提供す
ることにある。
【０００７】
【課題を解決するための手段】この発明は、上記の目的
を達成するために、通常動作モードと高速動作モードと
を有する書き替え可能な半導体記憶装置であって、外部
より最小サイクルタイムの基本動作クロック又はこの基
本動作クロックを発生せしめるクロックを受取り、内部
を高速動作モードで動作させる手段と、外部から入力さ
れた簡略化された高速テストモード用の動作コマンドに
応答して、内部にてこのコマンドに対応する高速テスト
モード用のマイクロコマンドとアドレスを発生させる手
段と、外部から入力された簡略化された高速テストモー
ド用の動作コマンドに応答して、複数ビットに亘る入力
データ又は同一の複数ビットデータを圧縮した入力デー
タを発生してこれを一時記憶させる手段と、前記マイク
ロコマンド及びアドレスに応答して、前記入力データを
該当するメモリセルに書き込む手段と、前記マイクロコ
マンド及びアドレスに応答して、該当するアドレスから
その記憶データを読み出すとともに、これを前記一時記
憶された入力データと照合し、その照合結果を外部に出
力する手段と、を具備することを特徴とするものであ
る。
を達成するために、通常動作モードと高速動作モードと
を有する書き替え可能な半導体記憶装置であって、外部
より最小サイクルタイムの基本動作クロック又はこの基
本動作クロックを発生せしめるクロックを受取り、内部
を高速動作モードで動作させる手段と、外部から入力さ
れた簡略化された高速テストモード用の動作コマンドに
応答して、内部にてこのコマンドに対応する高速テスト
モード用のマイクロコマンドとアドレスを発生させる手
段と、外部から入力された簡略化された高速テストモー
ド用の動作コマンドに応答して、複数ビットに亘る入力
データ又は同一の複数ビットデータを圧縮した入力デー
タを発生してこれを一時記憶させる手段と、前記マイク
ロコマンド及びアドレスに応答して、前記入力データを
該当するメモリセルに書き込む手段と、前記マイクロコ
マンド及びアドレスに応答して、該当するアドレスから
その記憶データを読み出すとともに、これを前記一時記
憶された入力データと照合し、その照合結果を外部に出
力する手段と、を具備することを特徴とするものであ
る。
【０００８】
【作用】このような構成によれば、半導体記憶装置自体
にテスターの機能の一部が組み込まれていることから、
逆にテスターの側の負担が軽減され、在来の普及型テス
ターの構造のままでも、高速データ転送機能のテストが
可能となり、ひいてはこの種の半導体記憶装置のコスト
ダウンが可能となる。
にテスターの機能の一部が組み込まれていることから、
逆にテスターの側の負担が軽減され、在来の普及型テス
ターの構造のままでも、高速データ転送機能のテストが
可能となり、ひいてはこの種の半導体記憶装置のコスト
ダウンが可能となる。
【０００９】
【実施例】本発明に係る半導体記憶装置の一実施例であ
るＤＲＡＭの内部構成を図１の概略ブロック図に示す。
るＤＲＡＭの内部構成を図１の概略ブロック図に示す。
【００１０】同図に示されるように、このＤＲＡＭのデ
ータ記憶に関する基本的な構造は従来のそれと同様であ
り、すなわちロウデコーダ１とコラムデコーダ２とによ
りメモリセルアレイ３を構成する１つのメモリセルが選
択され、データライト動作の場合には、該選択されたメ
モリセルに対してデータ入力バッファ４のデータが書き
込まれ、またデータリード動作の場合には、該選択され
たメモリセルのデータはセンスアンプ５を介して読み出
され、データ出力バッファ６を介して外部へと出力され
る。尚、図ではデータリフレッシュ回路等のＤＲＡＭに
必須の構成については省略されている。
ータ記憶に関する基本的な構造は従来のそれと同様であ
り、すなわちロウデコーダ１とコラムデコーダ２とによ
りメモリセルアレイ３を構成する１つのメモリセルが選
択され、データライト動作の場合には、該選択されたメ
モリセルに対してデータ入力バッファ４のデータが書き
込まれ、またデータリード動作の場合には、該選択され
たメモリセルのデータはセンスアンプ５を介して読み出
され、データ出力バッファ６を介して外部へと出力され
る。尚、図ではデータリフレッシュ回路等のＤＲＡＭに
必須の構成については省略されている。
【００１１】次に、本発明の要部である高速データ転送
動作をテストするための回路構成に付いて説明する。こ
の実施例のＤＲＡＭの高速データ転送テスト用に開発さ
れたテスター（図示せず）からは、後述する簡略化され
た高速テストモード用のコマンド信号７（図２ｂ参照）
と、デバイステスタが高速データ転送モードにおけるテ
ストを要求していることを示す高速テストモード判定信
号８（例えば“１”で高速テスト、“０”で通常テス
ト）と、高速動作用の基本クロック信号９（図２ａ参
照）とからなる３種類の信号が提供されるものとする。
動作をテストするための回路構成に付いて説明する。こ
の実施例のＤＲＡＭの高速データ転送テスト用に開発さ
れたテスター（図示せず）からは、後述する簡略化され
た高速テストモード用のコマンド信号７（図２ｂ参照）
と、デバイステスタが高速データ転送モードにおけるテ
ストを要求していることを示す高速テストモード判定信
号８（例えば“１”で高速テスト、“０”で通常テス
ト）と、高速動作用の基本クロック信号９（図２ａ参
照）とからなる３種類の信号が提供されるものとする。
【００１２】そして、これら３つの信号の中でコマンド
信号７は入力バッファ１０を経由してジェネレータ１１
へと供給され、また高速テストモード判定信号８及び基
本クロック信号９は直接にジェネレータ１１へと供給さ
れる。
信号７は入力バッファ１０を経由してジェネレータ１１
へと供給され、また高速テストモード判定信号８及び基
本クロック信号９は直接にジェネレータ１１へと供給さ
れる。
【００１３】尚、基本クロック信号９の与え方には２つ
の手法が考えられる。第１の手法では、図２（ａ）に示
されるように、高速動作にそのまま適用できる高速な基
本クロック（４ｎｓ）を直接に与えるもので、この場合
には外部のテスター側にそれ用の発振回路が必要とな
る。第２の手法では、図２（ｃ）、（ｄ）に示されるよ
うに、互いに９０度の位相差を有する２系統の低周波ク
ロックＡ、Ｂ（８ｎｓ）を与え、図１の括弧内に示され
るように、デバイス内部でそれらの排他論理和をとるこ
とにより、図２（ｅ）に示されるように、高速動作に必
要な高速クロック（４ｎｓ）を生成するもので、この場
合には外部テスタ側に内蔵すべき発振回路の発振周波数
は第１の手法の場合の半分で済み、その分だけ発振回路
の構成が簡略化され、ノイズ対策等も容易となると言う
利点がある。
の手法が考えられる。第１の手法では、図２（ａ）に示
されるように、高速動作にそのまま適用できる高速な基
本クロック（４ｎｓ）を直接に与えるもので、この場合
には外部のテスター側にそれ用の発振回路が必要とな
る。第２の手法では、図２（ｃ）、（ｄ）に示されるよ
うに、互いに９０度の位相差を有する２系統の低周波ク
ロックＡ、Ｂ（８ｎｓ）を与え、図１の括弧内に示され
るように、デバイス内部でそれらの排他論理和をとるこ
とにより、図２（ｅ）に示されるように、高速動作に必
要な高速クロック（４ｎｓ）を生成するもので、この場
合には外部テスタ側に内蔵すべき発振回路の発振周波数
は第１の手法の場合の半分で済み、その分だけ発振回路
の構成が簡略化され、ノイズ対策等も容易となると言う
利点がある。
【００１４】ジェネレータ１１では、デバイスの外部か
ら送り込まれた簡略化されたコマンドを実際のデバイス
に必要なコマンド及びアドレスに変換し、コマンドにつ
いてはデバイスコントロール回路１２へと、またアドレ
スについてはアドレスコントロール回路１３（アドレス
バッファ、カウンタ、プリデコーダを含む）へと送出す
る。これにより、前述のように、ロウデコーダ１及びコ
ラムデコーダ２を介してメモリセルアレイ３に対する高
速テストモードによるアクセス動作が行われ、ライトク
ロックジェネレータ１４の作用とも相俟って、選択され
たメモリセルに対するリード・ライト動作が行われる。
ら送り込まれた簡略化されたコマンドを実際のデバイス
に必要なコマンド及びアドレスに変換し、コマンドにつ
いてはデバイスコントロール回路１２へと、またアドレ
スについてはアドレスコントロール回路１３（アドレス
バッファ、カウンタ、プリデコーダを含む）へと送出す
る。これにより、前述のように、ロウデコーダ１及びコ
ラムデコーダ２を介してメモリセルアレイ３に対する高
速テストモードによるアクセス動作が行われ、ライトク
ロックジェネレータ１４の作用とも相俟って、選択され
たメモリセルに対するリード・ライト動作が行われる。
【００１５】また、ジェネレータ１１では、デバイスの
外部から送り込まれた簡略化された高速テストモード用
のコマンドに応答して、複数ビットに亘る入力データ又
は同一の複数ビットデータを圧縮した入力データを発生
してこれをパターンレジスタ１５に一時記憶させる。こ
れらの入力データが順次に該当するメモリセルへと書き
込まれ、また後述するリード・アフター・ライト様式の
テストに利用されることとなる。
外部から送り込まれた簡略化された高速テストモード用
のコマンドに応答して、複数ビットに亘る入力データ又
は同一の複数ビットデータを圧縮した入力データを発生
してこれをパターンレジスタ１５に一時記憶させる。こ
れらの入力データが順次に該当するメモリセルへと書き
込まれ、また後述するリード・アフター・ライト様式の
テストに利用されることとなる。
【００１６】すなわち、リード・アフター・ライト様式
のテストが開始されると、各メモリセルからセンスアン
プ５を介して読み出されたリードデータと、パターンデ
ータレジスタ１５に記憶されたライトデータとは各対応
するセル同士で同期が取られた状態でデータ照合回路１
６へと供給される。
のテストが開始されると、各メモリセルからセンスアン
プ５を介して読み出されたリードデータと、パターンデ
ータレジスタ１５に記憶されたライトデータとは各対応
するセル同士で同期が取られた状態でデータ照合回路１
６へと供給される。
【００１７】データ照合回路１６では、上述のリードデ
ータとライトデータとを同一セル同士で照合して両者の
一致を判定し、複数ビットに亘る入力データ又は同一の
複数ビットデータを圧縮した入力データ同士の判定結果
を、例えば一致の場合には“１”、不一致の場合には
“０”として、デバイスの外部へと送出する。このデバ
イス外部へと送出された判定結果データは図示しないデ
バイステスタへと送られ、これに基づきテスタ側では高
速データ転送モードにおける当該デバイスの良否を適当
なアルゴリズムにより判定することができる。
ータとライトデータとを同一セル同士で照合して両者の
一致を判定し、複数ビットに亘る入力データ又は同一の
複数ビットデータを圧縮した入力データ同士の判定結果
を、例えば一致の場合には“１”、不一致の場合には
“０”として、デバイスの外部へと送出する。このデバ
イス外部へと送出された判定結果データは図示しないデ
バイステスタへと送られ、これに基づきテスタ側では高
速データ転送モードにおける当該デバイスの良否を適当
なアルゴリズムにより判定することができる。
【００１８】このように、上述の実施例では、デバイス
テスタ側から簡略化された高速テストモード用のコマン
ド信号７（図２ｂ参照）と、高速テストモード判定信号
８と、高速動作用の基本クロック信号９（図２ａ参照）
とからなる３種類の信号を与えさえすれば、デバイス側
がこれを適当に解釈して高速にリード・アフター・ライ
ト動作を実行し、さらにリードデータとライトデータと
の一致照合結果をデバイステスタ側へと返送するため、
デバイステスタ側の構成としては一致照合結果に基づく
判定機能だけを設けければ足り、従来のデバイステスタ
のように、コンパレータの時分割等の特別な回路構成が
必要となってテスターが非常に高価なものとなったり、
このような特別の回路構成を採用するところから、デバ
イスの同時測定等の試験時間短縮の手法が使えなくなつ
て試験時間短縮の障害となり、その結果、テスター自体
の高価格性と試験時間の短縮困難性とはデバイスのコス
トに跳ね返り、ひいてはデバイスのコストアップを招来
する等の問題点を解決することができる。
テスタ側から簡略化された高速テストモード用のコマン
ド信号７（図２ｂ参照）と、高速テストモード判定信号
８と、高速動作用の基本クロック信号９（図２ａ参照）
とからなる３種類の信号を与えさえすれば、デバイス側
がこれを適当に解釈して高速にリード・アフター・ライ
ト動作を実行し、さらにリードデータとライトデータと
の一致照合結果をデバイステスタ側へと返送するため、
デバイステスタ側の構成としては一致照合結果に基づく
判定機能だけを設けければ足り、従来のデバイステスタ
のように、コンパレータの時分割等の特別な回路構成が
必要となってテスターが非常に高価なものとなったり、
このような特別の回路構成を採用するところから、デバ
イスの同時測定等の試験時間短縮の手法が使えなくなつ
て試験時間短縮の障害となり、その結果、テスター自体
の高価格性と試験時間の短縮困難性とはデバイスのコス
トに跳ね返り、ひいてはデバイスのコストアップを招来
する等の問題点を解決することができる。
【００１９】
【発明の効果】以上の説明で明らかなように、この発明
によれば、半導体記憶装置自体にテスターの機能の一部
が組み込まれていることから、逆にテスターの側の負担
が軽減され、在来の普及型テスターの構造のままでも、
高速データ転送機能のテストが可能となり、ひいてはこ
の種の半導体記憶装置のコストダウンが可能となる。
によれば、半導体記憶装置自体にテスターの機能の一部
が組み込まれていることから、逆にテスターの側の負担
が軽減され、在来の普及型テスターの構造のままでも、
高速データ転送機能のテストが可能となり、ひいてはこ
の種の半導体記憶装置のコストダウンが可能となる。
【図１】本発明に係る半導体記憶装置の一実施例である
ＤＲＡＭの内部構成を示す概略ブロック図である。
ＤＲＡＭの内部構成を示す概略ブロック図である。
【図２】図１に示されるＤＲＡＭの高速データ転送テス
ト時の動作波形を示す波形図である。
ト時の動作波形を示す波形図である。
【図３】従来のＤＲＡＭにおける動作波形の一例を示す
波形図である。
波形図である。
【図４】従来のＤＲＡＭにおける高速データ転送時の動
作波形を示す波形図である。
作波形を示す波形図である。
１…ロウデコーダ ２…コラムデコーダ ３…メモリセルアレイ ４…データ入力バッファ ５…センスアンプ ６…データ出力バッファ ７…コマンド信号 ８…高速テストモード判定信号 ９…基本クロック信号 １０…入力バッファ １１…ジェネレータ １２…デバイスコントロール回路 １３…アドレスコントロール回路 １４…ライトクロックジェネレータ １５…パターンレジスタ １６…データ照合回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｂ 9288−5Ｌ Ｈ０１Ｌ 27/108 6912−2Ｇ Ｇ０１Ｒ 31/28 Ｖ 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ
Claims (1)
- 【請求項１】 通常動作モードと高速動作モードとを有
する書き替え可能な半導体記憶装置であって、 外部より最小サイクルタイムの基本動作クロック（９）
又はこの基本動作クロックを発生せしめるクロック
（Ａ、Ｂ）を受取り、内部を高速動作モードで動作させ
る手段（１１）と、 外部から入力された簡略化された高速テストモード用の
動作コマンド（７）に応答して、内部にてこのコマンド
に対応する高速テストモード用のマイクロコマンドとア
ドレスを発生させる手段（１１）と、 外部から入力された簡略化された高速テストモード用の
動作コマンド（７、１０）に応答して、複数ビットに亘
る入力データ又は同一の複数ビットデータを圧縮した入
力データを発生してこれをレジスタ（１５）に一時記憶
させる手段（１１）と、 前記マイクロコマンド及びアドレスに応答して、前記入
力データを該当するメモリセル（３）に書き込む手段
（１、２、４、１４）と、 前記マイクロコマンド及びアドレスに応答して、該当す
るアドレスからその記憶データを読み出すとともに
（５）、これを前記一時記憶された入力データと照合
し、その照合結果を外部に出力する手段（１６）と、 を具備することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241772A JPH0581855A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241772A JPH0581855A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581855A true JPH0581855A (ja) | 1993-04-02 |
Family
ID=17079299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241772A Pending JPH0581855A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7823046B2 (en) | 2003-03-13 | 2010-10-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1991
- 1991-09-20 JP JP3241772A patent/JPH0581855A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7823046B2 (en) | 2003-03-13 | 2010-10-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100901404B1 (ko) | 패리티 셀 어레이를 구비한 메모리 회로 | |
| KR100609671B1 (ko) | 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스 | |
| US7573778B2 (en) | Semiconductor memory device | |
| US5875153A (en) | Internal/external clock option for built-in self test | |
| US20110167307A1 (en) | Semiconductor memory and method for testing the same | |
| JPH06139798A (ja) | 半導体メモリ | |
| JPH087995B2 (ja) | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 | |
| JPH08297999A (ja) | 自己試験機能を有するｄｒａｍ | |
| EP0849743A2 (en) | Built-in self test memory devices | |
| US6405324B2 (en) | Circuit and method for masking a dormant memory cell | |
| US20050262401A1 (en) | Central processing unit and micro computer | |
| US5991213A (en) | Short disturb test algorithm for built-in self-test | |
| US6158036A (en) | Merged memory and logic (MML) integrated circuits including built-in test circuits and methods | |
| US6728147B2 (en) | Method for on-chip testing of memory cells of an integrated memory circuit | |
| US4347589A (en) | Refresh counter test | |
| JP3244033B2 (ja) | 同期型半導体記憶装置 | |
| CA1172316A (en) | Refresh counter test | |
| US6252812B1 (en) | Semiconductor memory device utilizing multiple edges of a signal | |
| US5959912A (en) | ROM embedded mask release number for built-in self-test | |
| US5953272A (en) | Data invert jump instruction test for built-in self-test | |
| JP2560504B2 (ja) | 組み込み自己テスト回路 | |
| JPH0581855A (ja) | 半導体記憶装置 | |
| US20020176294A1 (en) | Multi-bit parallel testing for memory devices | |
| JP3774084B2 (ja) | 半導体メモリテスト回路及びその方法 | |
| JP3348632B2 (ja) | 高速試験機能つきメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |