KR100901404B1 - 패리티 셀 어레이를 구비한 메모리 회로 - Google Patents

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Abstract

본 발명의 메모리 회로는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트를 생성하는 패리티 발생 회로와; 패리티 셀 어레이와; 리얼 셀 어레이를 순차적으로 리프레시하고 내부 리프레시 요구와 판독 요구가 동시에 발생할 때 리프레시 동작을 우선하는 리프레시 제어 회로와; 패리티 셀 어레이로부터 판독된 패리티 비트에 따라 리얼 셀 어레이로부터 판독된 데이터를 재생(recover)하는 데이터 재생부 및; 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 구비한다. 또한, 메모리 회로는, 제1 테스트 모드에서 리얼 셀 어레이의 리프레시 동작을 금지하여 리얼 셀 어레이로부터 판독된 데이터를 출력하고, 제2 테스트 모드에서 패리티 셀 어레이로부터 판독된 데이터를 출력하도록 출력 회로를 제어하는 테스트 제어 회로를 구비한다.

Description

패리티 셀 어레이를 구비한 메모리 회로{MEMORY CIRCUIT HAVING PARITY CELL ARRAY}
본 발명은 패리티 셀 어레이를 구비한 메모리 회로에 관한 것이며, 특히 리얼 셀 어레이와 패리티 셀 어레이의 테스트가 가능한 메모리 회로에 관한 것이다.
본 발명은 또한, 기록 데이터의 패리티 데이터를 기억하는 메모리 셀 어레이를 구비하고, 내장형 자체 테스트(BIST ; Built-in Self Test) 기능을 가진 반도체 메모리에 관한 것이다.
단일 트랜지스터형의 다이나믹 RAM(DRAM)은 저가이며 대용량의 메모리로서 광범위하게 사용되고 있지만, 전원 ON 상태에서도 휘발성 때문에 리프레시 동작을 필요로 한다. 한편, 스태틱 RAM(SRAM)의 경우에는, 대용량화에 비용은 많이 들지만, 전원 ON의 상태에서 기억 데이터를 계속 유지시킬 수 있으며, DRAM의 경우와 달리 리프레시 동작을 제어할 필요가 없다.
통상적으로, 리프레시 제어가 불필요한 SRAM은 휴대 전화와 휴대 정보 단말 등에서 사용되고 있지만, 최근의 인터넷과의 링크 및 광대역화로의 변화로 인해 대용량 메모리로의 치환이 필요하게 되었으며, 종래의 SRAM을 대신하여 DRAM을 사용 하는 예가 증가하고 있다. 결과적으로, 외부에서 리프레시 제어가 필요하지 않는 DRAM의 제공을 요구하고 있다.
전술한 종류의 리프레시 모드가 존재하지 않는 DRAM는 외부로부터 리프레시 커맨드가 제공되지 않고 소정의 사이클에 따라 리프레시 동작을 수행하는 리프레시 제어 회로를 내장한다. 상기 리프레시 제어 회로는 소정의 사이클에 따라 리프레시 요구 신호를 생성하며, 리프레시 어드레스로 이루어진 리프레시 어드레스 카운터 값을 디코더에 공급하여, 내부 메모리를 상기 소정의 사이클로 순차적으로 리프레시함으로써 제어를 수행한다. 여기서, 외부로부터의 판독 커맨드와 내부에서 생성된 리프레시 요구간에 충돌이 발생하면, 외부로부터의 판독 요구를 수신하면서 내부 리프레시 요구에 응답하여 리프레시 동작을 수행하여야 한다.
상기 동작을 가능하게 하기 위해서, 본 출원인은 리얼 셀 어레이와 함께 패리티 셀 어레이를 설치하고, 리얼 셀 어레이에 기록된 데이터로부터 패리티 비트를 연산하여 패리티 셀 어레이에 기억시키며, 판독 요구 시에 생성되는 내부 리프레시 요구를 우선하는 결과에 따라 판독되지 않은 데이터를 패리티 비트로 재생하는 메모리를 개발하였다.
그러나, 전술한 DRAM에서는 리얼 셀 어레이의 데이터가 판독될 때, 리얼 셀 어레이의 데이터는 패리티 셀 어레이로부터 판독되는 패리티 비트에 의해 종종 일부만 정정될 수 있다. 그 결과, 출하 전에 동작 테스트를 적절하게 행할 수 없다는 문제가 존재한다.
즉, 패리트 비트에 의해 리얼 셀 어레이로부터의 데이터를 재생하기 위한 패리티 비트 셀 어레이가 내장되어 있기 때문에, 동작 테스트 시에, 데이터 입출력 단자에 출력되는 데이터로부터 리얼 셀 어레이의 판독 및 기록 동작이 정상인지의 여부를 판단하는 것이 불가능하다. 더욱이, 패리티 셀 어레이의 데이터는 내부 데이터 재생에만 이용되고, 외부 판독을 위한 회로가 설치되어 있지 않다. 그러므로, 패리티 셀 어레이가 정상적으로 판독 또는 기록될 수 있는 지의 여부도 판정하는 것이 불가능하다.
이러한 문제는 리프레시 모드가 존재하지 않는 DRAM에 한정되지 않는다. 패리티 비트나 다른 에러 정정 코드(이하 ECC)를 이용해서, 내부 회로에 의해 불량 비트를 재생하도록 구성된 메모리에 있어서도 유사한 문제가 존재한다.
더욱이, 반도체 메모리의 제조 비용을 절감하기 위하여 반도체 메모리가 형성되는 웨이퍼의 사이즈를 크게 하는 경향이 있다. 웨이퍼의 사이즈를 크게 하는 결과로 인해, 웨이퍼상에 형성된 반도체 메모리 칩의 수가 증가하게 되고, 따라서 웨이퍼 당 테스트 시간도 늘어나게 된다. 그 결과, 반도체 메모리 내의 테스트 회로를 내장하여 테스트 시간을 단축시키는 내장형 자체 테스트(BIST) 기술이 개발되고 있다.
BIST에 있어서, 테스트 모드 시에, 테스트 회로는 테스트 패턴(기입 어드레스, 기록 데이터)을 생성한다. 그리고, 이 테스트 패턴에 따라, 테스트 회로는 메모리 셀에 데이터를 기록한 후에, 메모리 셀에서 판독한 데이터를 기대값과 비교하여 반도체 메모리가 정상적으로 동작하는지 확인한다. 이어서, 테스트 패턴은 통상 동작에 사용되는 어드레스 및 데이터에 대한 신호 경로를 테스트하기 위하여 외부 단자에 가까운 노드에 제공된다.
도 19는 SRAM으로서 동작하는 DRAM의 개요를 도시하고 있다. 도면에서, 굵은 선으로 표시되는 신호선이 복수개 형성된다. DRAM는 어드레스 버퍼(110), 데이터 입출력 버퍼(122), 패리티 발생 회로(124), 패리티 검사 회로(142), 복수의 리얼 셀 어레이(RCA) 및 패리티 셀 어레이(PCA)를 구비한다.
리얼 셀 어레이(RCA)는 각각 데이터 입출력 단자(DQ)에 대응하도록 형성된다. 패리티 셀 어레이(PCA)는 리얼 셀 어레이(RCA)에 기억되는 데이터의 패리티 데이터를 기억한다. 리프레시 동작은 DRAM에 내장된 타이머(도시 생략)가 출력하는 리프레시 요구에 따라 실행된다.
패리티 발생 회로(124)는 기록 동작 시에, 기록 데이터의 패리터 데이터를 생성하여, 그 패리티 데이터를 패리티 셀 어레이(PCA)에 기록한다. 또한, 데이터 입출력 단자(DQ)를 경유해서 공급되는 기록 데이터는 리얼 셀 어레이(RCA)에 직접 기록된다.
메모리 셀 리프레시 동작은 메모리 셀 어레이(RCA, PCA)마다 순차 실행된다. 리프레시 동작과 기록 동작이 경합할 때에는, 먼저 수신된 동작 요구에 대한 동작부터 순차 실행된다.
리얼 셀 어레이(RCA)에 대한 리프레시 동작을 실행하는 중에 판독 동작이 요구되는 경우에, 패리티 검사 회로(142)는 리프레시 동작이 실행되고 있지 않는 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)로부터 판독된 데이터에 기초하여, 리프레시 동작 중에 있는 리얼 셀 어레이(RCA)에 기억되어 있는 데이터를 재생한다.
전술한 패리티 셀 어레이(PCA)를 구비한 DRAM에서 BIST 기술을 채용하는 경우, 일반 DRAM과 유사하게, 테스트 회로로부터 생성된 테스트 패턴(데이터)이 데이터 입출력 버퍼(122)에 제공되는 것이 좋다. 한편, 패리티 셀 어레이(PCA)에 연결되는 데이터 버스선은 패리티 발생 회로(124) 또는 패리티 검사 회로(142)를 경유하여 데이터 입출력 버퍼(122)에 연결된다. 이러한 이유로, 종래의 자체 테스트 기술로는 테스트 회로에 의해 생성되는 테스트 패턴을, 패리티 셀 어레이(PCA)와 연결된 데이터 버스선에 직접 제공할 수 없다. 따라서, 패리티 셀 어레이(PCA)를 구비한 DRAM를 BIST로 테스트하는 것이 불가능하였다.
따라서, 본 발명의 목적은 패리티 셀 어레이(또는 ECC 셀 어레이)와 데이터 재생 회로를 내장한 메모리에 있어서, 리얼 셀 어레이와 패리티 셀 어레이(또는 ECC 셀 어레이)를 적절하게 테스트할 수 있는 메모리 회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 리프레시 모드가 없고 패리티 셀 어레이(또는 ECC 셀 어레이)와 데이터 재생 회로를 내장한 메모리에 있어서, 리얼 셀 어레이와 패리티 셀 어레이(또는 ECC 셀 어레이)를 적절하게 테스트할 수 있는 메모리 회로를 제공하는 것이다.
본 발명의 목적은, 데이터의 패리티 데이터를 기억하는 메모리 셀 어레이를 가진 반도체 메모리에 있어서, BIST를 실시하여 테스트 시간을 단축시키는 것이다.
본 발명의 다른 목적은, BIST 회로의 규모를 최소로 제한함으로써 칩 사이즈의 증대를 방지하는 것이다.
전술한 목적을 달성하기 위하여, 본 발명의 제1 측면은, 데이터가 기억되는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트(또는 ECC)를 생성하는 패리티(또는 ECC) 발생 회로와; 패리티 비트(또는 ECC)가 기억되는 패리티 셀 어레이(또는 ECC 셀 어레이)와; 소정의 사이클에서 내부 리프레시 요구 신호를 생성하고 리프레시 어드레스에 따라 리얼 셀 어레이를 순차 리프레시하여, 내부 리프레시 요구와 판독 요구가 동시에 발생할 때, 리얼 셀 어레이의 리프레시 동작을 우선하는 리프레시 제어 회로와; 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 패리티 비트(또는 ECC)에 따라, 리프레시 동작이 우선된 리얼 셀 어레이로부터 판독된 데이터를 재생하는 데이터 재생부 및; 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 포함하는 메모리 회로이며, 상기 메모리 회로는 테스트 제어 회로를 구비하고, 제1 모드에서, 리얼 셀 어레이의 리프레시 동작을 금지하여 리얼 셀 어레이로부터 판독된 데이터를 출력하고, 제2 모드에서, 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 데이터를 출력하도록 출력 회로를 제어한다.
상기 제1 측면에 따르면, 리프레시 모드가 없는 메모리 회로에서는, 테스트 시에, 리얼 셀 어레이 데이터 출력 및 패리티 셀 어레이(또는 ECC 셀 어레이) 데이터 출력을 개별적으로 행하는 것이 가능하다.
상기 제1 측면의 양호한 실시예에 있어서, 제1 테스트 커맨드의 공급에 응답하여, 테스트 제어 회로는 제1 테스트 모드로 제어하고, 제1 테스트 커맨드와 다른 제2 테스트 커맨드에 응답하여, 테스트 제어 회로는 제2 테스트 모드로 제어한다. 그러므로, 상이한 테스트 커맨드에 의해 리얼 셀 어레이 데이터 출력과 패리티 셀 어레이(또는 ECC 셀 어레이) 데이터 출력을 전환시킬 수 있다.
상기 제1 측면의 양호한 실시예에 있어서, 테스트 커맨드의 공급에 응답하여, 테스트 제어 회로는 테스트 모드에 진입하고 테스트 모드 시의 동작 커맨드에 포함되지 않는 외부 신호의 상태에 따라, 제1 테스트 모드와 제2 테스트 모드를 전환시킨다. 그 결과, 테스트 커맨드에 따라 테스트 제어 회로가 진입하는 테스트 모드에서, 테스트 제어 회로는 외부 신호에 따라 리얼 셀 어레이 데이터 출력과 패리 티 셀 어레이(또는 ECC 셀 어레이) 데이터 출력을 전환시키는 것이 가능하다.
상기 목적을 달성하기 위하여, 본 발명의 제2 측면은, 데이터가 기억되는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트(또는 ECC)를 생성하는 패리티 발생 회로(또는 ECC 연산 회로)와; 패리티 비트(또는 ECC)가 기억되는 패리티 셀 어레이(또 ECC 셀 어레이)와; 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 패리티 비트(또는 ECC)에 따라, 리얼 셀 어레이로부터 판독된 데이터를 재생하는 데이터 재생부 및; 데이터 재생부를 경유해서 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 포함하는 메모리 회로이며, 상기 메모리 회로는 테스트 제어 회로를 구비하여, 테스트 모드에서, 데이터 재생부에 의한 판독 데이터 재생을 금지한다.
상기 메모리 회로에 따르면, 테스트 모드 시에 데이터 재생부에 의한 판독 데이터의 재생을 금지하는 결과, 리얼 셀 어레이 데이터는 외부로 출력될 수 있어, 리얼 셀 어레이의 판독 및 기록 동작을 테스트할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 제3 측면은, 데이터가 기억되는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트(또는 ECC)를 생성하는 패리티 발생 회로(또는 ECC 발생 회로)와; 패리티 비트(또는 ECC)가 기억되는 패리티 셀 어레이(또 ECC 셀 어레이)와; 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 패리티 비트(또는 ECC)에 따라, 리얼 셀 어레이로부터 판독된 데이터를 재생하는 데이터 재생부 및; 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 포함하는 메모리 회로이며, 상기 메모리 회로는 테스트 제어 회로를 구비하여, 테스트 모드에서, 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 데이터를 출력하도록 출력 회로를 제어한다.
상기 메모리 회로에 따르면, 테스트 모드에서, 리얼 셀 어레이로부터 데이터를 출력하는 회로가, 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 데이터를 출력하도록 제어되기 때문에, 통상 동작 시에 외부에서 판독되지 않은 패리티 셀 어레이(또는 ECC 셀 어레이)의 데이터가 외부에 출력될 수 있다. 그러므로, 패리티 셀 어레이(또는 ECC 셀 어레이) 판독 및 기록 동작을 테스트하는 것이 가능하다.
상기 목적을 달성하기 위하여, 본 발명의 제4 측면은, 데이터가 기억되는 리얼 셀 어레이와; 리얼 셀 어레이의 데이터로부터 패리티 비트(또는 ECC)를 생성하는 패리티 발생 회로(또는 ECC 발생 회로)와; 패리티 비트(또는 ECC)가 기억되는 패리티 셀 어레이(또 ECC 셀 어레이)와; 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 패리티 비트(또는 ECC)에 따라, 리얼 셀 어레이로부터 판독된 데이터를 재생하는 데이터 재생부 및; 데이터 재생부를 경유해서 리얼 셀 어레이로부터 데이터를 출력하는 출력 회로를 포함하는 메모리 회로이며, 상기 메모리 회로는, 테스트 제어 회로를 구비하고, 테스트 제어 회로는, 제1 테스트 모드에서, 데이터 재생부에서 판독된 데이터의 재생을 금지하고, 제2 테스트 모드에서, 패리티 셀 어레이(또는 ECC 셀 어레이)로부터 판독된 데이터를 출력하도록 출력 회로를 제어한다.
상기 목적을 달성하기 위하여, 본 발명의 제5 측면에 따라, 반도체 메모리는, 복수의 데이터 단자를 통해 공급되는 기록 데이터 각각을 기억하는 메모리 셀을 구비한 복수의 리얼 셀 어레이와; 기록 데이터의 패리티 데이터를 생성하는 패리티 발생 회로와; 테스트 모드에서 테스트 패턴을 생성하고 생성된 테스트 패턴을 기록 데이터의 전달 경로에 출력하는 패턴 발생 회로와; 통상 동작 모드에서 패리티 데이터를 선택하고 테스트 모드에서 기록 테이터의 일부를 선택하는 제1 스위치 회로와; 제1 스위치 회로에 의해 선택된 패리티 데이터 또는 기록 데이터의 일부를 기억하는 메모리 셀을 구비한 패리티 셀 어레이와; 통상 동작 모드에서, 리얼 셀 어레이로부터 판독된 리얼 판독 데이터에 기초해서 기록 데이터를 재생하는 패리티 검사 회로 및; 테스트 모드에서, 리얼 셀 어레이로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이로부터 판독된 패리티 판독 데이터를 기대값과 비교함으로써 테스트 결과를 판정하는 테스트 판정 회로를 포함한다.
상기 반도체 메모리에 있어서, 복수의 데이터 단자를 통해 공급된 기록 데이터는 메모리 셀을 구비한 복수의 리얼 셀 어레이에 기록된다. 또한, 리얼 셀 어레이에 기억된 기록 데이터를 재생하기 위한 패리티 데이터는 메모리 셀을 구비한 복수의 셀 어레이에 기록된다.
통상 동작 모드 시에, 패리티 발생 회로는 기록 데이터 패리티 데이터를 생성한다. 제1 스위치 회로는 패리티 발생 회로에 의해 생성된 패리티 데이터를 선택한다. 패리티 데이터는 이어서 패리티 셀 어레이에 기록된다.
패리티 검사 회로는 리얼 셀 어레이로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이로부터 판독된 패리티 판독 데이터에 기초해서 기록 데이터를 재생한다. 따라서, 통상 동작 모드 시에, 임의의 리얼 셀 어레이로부터 정정 데이터의 출 력이 가능하지 않을 경우, 패리티 데이터를 이용한 데이터 재생을 통해 정정된 데이터를 판독할 수 있다.
한편, 테스트 모드 시에, 패턴 발생 회로는 테스트 패턴을 생성하여 생성된 테스트 패턴을 기록 데이터의 전달 경로에 출력한다. 테스트 패턴은 기록 데이터로서 리얼 셀 어레이에 기록된다. 제1 스위치 회로는 패턴 발생 회로에 의해 생성된 기록 데이터의 일부를 선택한다. 다시 말해서, 테스트 모드 시에, 기록 데이터로부터 생성된 패리티 데이터 대신에 패턴 발생 회로에 의해 생성된 기록 데이터의 일부가 패리티 셀 어레이에 직접 기록된다.
테스트 판정 회로는 리얼 셀 어레이로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이로부터 판독된 패리티 판독 데이터를 수신한다. 테스트 판정 회로는 리얼 판독 데이터 및 패리티 판독 데이터를 기대값과 비교함으로써 테스트 결과를 판정한다. 즉, 테스트 판정 회로는 패리티 셀 어레이로부터의 패리티 판독 데이터를 기대값과 비교한다. 따라서, 반도체 메모리에 설치된 테스트 회로를 사용하여, 테스트 패턴을 패리티 셀 어레이에 직접 기록할 수 있으므로 직접 판독하여 반도체 메모리의 BIST를 실시할 수 있다.
또한, 리얼 판독된 데이터 및 패리티 판독된 데이터를 테스트 판정 회로에 의해 기대값과 동시에 비교할 수 있기 때문에, 테스트 시간이 단축될 수 있다. 테스트 시간이 단축되면 반도체 메모리의 제조 비용을 절감할 수 있다.
전술한 본 발명의 제5 측면의 양호한 실시예에 있어서, 리얼 셀 어레이의 메모리 셀 각각은 기록 데이터를 전하로서 저장하는 커패시터를 구비한다. 메모리 셀 에 유지 기억된 데이터를 다시 기록하는 리프레시 동작은 리얼 셀 어레이마다 순차 실행된다. 패리티 검사 회로는 리프레시 동작 중에 리얼 셀 어레이의 기록 데이터를 재생한다. 다시 말해서, 이 반도체 메모리는 외부 디바이스에 의한 인식없이도 리프레시 동작을 실행할 수 있다. 이러한 종류의 반도체 메모리에서도, BIST를 실시하여 테스트 시간을 단축시킬 수 있다.
전술한 본 발명의 제5 측면에 있어서, 패리티 검사 회로는 리얼 셀 어레이로부터 판독된 리얼 판독 데이터에서 에러를 검출하고 이 에러를 정정하여 정정된 데이터를 생성한다. 즉, 이 반도체 메모리에는 에러 검출 및 정정 기능이 있다. 이러한 종류의 반도체 메모리에서도 BIST를 실시하여 테스트 시간을 단축시킬 수 있다.
전술한 본 발명의 제5 측면의 양호한 실시예에 있어서, 패리티 셀 어레이는 리얼 셀 어레이와 동일한 기억 용량을 갖고 동일한 구성을 가진다. 따라서, 반도체 메모리의 설계 시에, 리얼 셀 어레이와 패리티 셀 어레이를 모두 설계할 필요가 없다. 그 결과, 특히 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
상기 본 발명의 제5 측면의 양호한 실시예에 있어서, 제2 스위치 회로는 통상 동작 모드 시에, 기록 데이터를 기록 셀 어레이 각각에 출력한다. 제2 스위치 회로는 테스트 모드 시에, 제1 스위치 회로에 의해 선택된 기록 데이터의 일부를 공통 기록 데이터로서 리얼 셀 어레이에 출력한다. 다시 말해서, 테스트 모드 시에, 공통의 기록 데이터가 복수의 셀 어레이에 기록되는 기록 데이터 압축 테스트가 실시된다. 그러므로, 테스트 패턴의 비트수를 줄일 수 있으며 패턴 발생 회로의 규모를 소형으로 할 수 있다. 그 결과, 반도체 메모리 칩 사이즈를 줄일 수 있다.
테스트 판정 회로를 사용해서 리얼 판독 데이터 및 패리티 판독 데이터를 기대값과 동시에 비교하는 것이 가능하기 때문에, 테스트 시간을 단축시킬 수 있다. 테스트 시간이 단축됨에 따라 반도체 메모리의 제조 비용을 절감할 수 있다.
또한, 본 발명의 반도체 메모리에 따르면, 외부 장치에 의한 인식 없이도 리프레시 동작을 수행하는 반도체 메모리에서 BIST를 수행할 수 있으므로 테스트 시간을 단축시킬 수 있다.
더욱이, 본 발명에 따르면, 에러 검출 및 정정 기능을 가진 반도체 메모리에서 BIST를 수행할 수 있으므로, 테스트 시간을 단축시킬 수 있다.
게다가, 본 발명에 따르면, 패리티 셀 어레이를 설계할 필요가 없고 이는 곧, 레이아웃 설계에 소용되는 시간을 단축시킬 수 있다는 것을 의미한다.
또한, 본 발명의 반도체 메모리에 따르면, 생성된 테스트 패턴의 비트수를 줄일 수 있으므로, 패턴 발생 회로의 규모가 축소된다. 그 결과, 반도체 메모리 칩 사이즈를 줄일 수 있다.
이하에서는 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 보호 범위는 이하의 실시예에 제한되지 않고, 특허 청구범위에 기재되는 발명 및 그 균등물까지 미친다.
제1 실시예
도 1은 본 발명의 제1 실시예의 메모리 회로의 전체 구성도이다. 이 메모리 회로는 통상의 데이터를 기억하는 리얼 셀 어레이(RAC)와, 이 리얼 셀 어레이에 기록되는 데이터의 패리티 비트를 기억하는 패리티 셀 어레이(PCA)를 구비한다. 셀 어레이 각각은 (도시 생략된) 복수의 워드선과, 복수의 비트선, 및 이들 워드선과 비트선 사이의 교차점에 배치된 1개의 트랜지스터/1개의 커패시터 셀을 구비한다.
패리티 셀 어레이(PCA)에 기억된 패리티 비트는 리얼 셀 어레이에 기록된 데이터를 연산함으로써 생성되는 코드, 즉 리얼 셀 어레이로부터 순차적으로 판독된 데이터에서의 에러를 재생할 수 있는 코드이다. 따라서, 이 의미에서, 패리티 비트 셀(PCA)은 에러 정정 코드(ECC)가 기억되는 ECC 셀 어레이라고도 할 수 있다. 즉, 패리티 비트보다 더 복잡한 논리에 의해 생성된 ECC를 기억하여, 리얼 셀 어레이로부터 판독된 데이터에 부분적인 에러가 있을 경우에도, 에러를 정정할 수 있다. 그러나, 이하의 실시예에서는 패리티 비트 및 패리티 셀 어레이를 예로 하여 설명한다.
도 1의 메모리 회로는, 공급되는 어드레스 신호를 복수의 어드레스 단자(ADD)에 입력하는 어드레스 입력 버퍼(10)와; 복수의 입출력 단자(DQ)에 공급된 입력 데이터의 입력 버퍼(12)와; 복수의 커맨드 단자[/CE, /OE, /WE, /LB(하위 비트), /UB(상위 비트)]의 커맨드 입력 버퍼(14) 및; 입력 커맨드를 디코딩하여 내부 제어용 타이밍 신호를 생성하는 타이밍 발생 회로(16)를 구비한다. 타이밍 발생 회로(16)에 의해 생성된 래치 제어 신호(S1)에 응답하여, 래치 회로(18)는 어드레스 입력 버퍼(10)와 데이터 입력 버퍼(12)에 각각 입력되는 어드레스와 데이터를 래치한다.
래치된 어드레스가 로우 디코더(20)와 컬럼 디코더(22)에 의해 디코딩되어 워드선과 비트선이 선택될 수 있다. 또한, 래치된 입력 데이터는 기록 앰프(24)에 공급되고 선택된 비트선이 구동되어 입력 데이터가 리얼 셀 어레이(RCA)에 기록된다. 또한, 리얼 셀 어레이(RCA)로부터 판독된 데이터는 판독 앰프(24)에 의해 래치되고, 타이밍 발생 회로(16)에 의해 생성된 출력 제어 신호(S2)에 응답하여, 출력 제어 회로(30)는 이 판독 데이터를 입출력 단자(DQ)에 출력한다.
제1 메모리 회로는, 리프레시 모드가 없고 리프레시 제어 회로를 구비하는 DRAM이다. 리프레시 제어 회로는 리프레시 발생 회로(32), 리프레시 어드레스 카운터(34) 및 시프트 레지스터(36)로 구성된다. 리프레시 발생 회로(32)는 소정의 사이클로 리프레시 요구 신호(RF)를 생성한다. 리프레시 어드레스 카운터(34)는 리프레시 요구 신호(RF)에 응답하여, 카운터 값을 증분시킨다. 또한, 대응하는 리프레시 어드레스(Radd)는 리프레시 요구 신호(RF)에 응답하여 래치 회로(18)에 의해 래치된다. 또한, 리프레시 어드레스(Radd)에 따라, 시프트 레지스터 회로(36)는 리얼 셀 어레이(RCA) 메모리 블록 선택 신호(rs01z∼rs04z)를 출력한다. 리프레시 요구 신호(RF)가 생성될 때, 1개의 메모리 블록 선택 신호가 H 레벨이 되도록 제어된다. 리프레시 요구 신호(RF)가 출력되지 않을 때, 메모리 블록 선택 신호 전부는 L 레벨로 제어된다.
본 발명의 실시예에 있어서, 리얼 셀 어레이(RCA)는 후술하겠지만, 4개의 메모리 블록으로 구성된다. 내부에서 생성된 리프레시 요구 신호(RF)에 응답하여, 시프트 레지스터 회로에 의해 선택된 메모리 블록에서, 리프레시 어드레스(Radd)에 따라 선택된 워드선이 구동되어 리프레시 동작이 수행된다. 다시 말하면, 1개의 메모리 블록에서 리프레시 동작이 종료될 때, 다음 메모리 블록으로 프로세싱이 이행되며, 즉 리프레시 동작의 대상이 되는 메모리 블록이 순차 시프트 레지스터(36)에 의해 순환적으로 선택된다.
리프레시 발생 회로(32)는 외부로부터의 커맨드와 무관하게 리프레시 요구 신호(RF)를 생성한다. 따라서, 외부의 메모리 컨트롤러로부터의 판독 사이클과 내부 리프레시 사이클간의 충돌 발생이 예상된다. 이 경우, 외부로부터의 판독 사이클을 실행시키지만 내부 리프레시 사이클도 실행시키는 것이 필요하게 된다. 여기서, 리프레시 동작은 리프레시 어드레스(Radd)에 따라 워드선을 구동시킴으로써 리프레시 동작의 대상이 되는 메모리 블록에 대해 수행되고, 판독 동작은 외부로부터의 어드레스(ADD)에 따라 워드선을 구동시킴으로써 리프레시 동작의 대상이 되는 이외의 메모리 블록에 대해 수행된다.
전술한 경우에, 판독 데이터는 리프레시 동작의 대상이 되는 메모리 블록으로부터 획득될 수 없다. 그래서, 이 메모리 회로는 패리티 셀 어레이(PCA)를 포함하고, 리프레시 동작의 대상이 되는 메모리 블록으로부터 데이터를 재생할 수 있도록 구성된다. 다시 설명하면, 4개의 메모리 블록에 대한 기록 데이터의 패리티 비트는 기록 패리티 연산 회로(26)에 의해 생성되어 패리티 셀 어레이(PCA)에 기록된다. 그리고, 판독 시에, 리프레시 동작의 대상이 되는 메모리 블록의 데이터가 4개의 메모리 블록으로부터의 판독 데이터 및 패리티 셀 어레이로부터의 패리티 비트에 의해 재생된다. 구체적으로 설명하면, 판독 패리티 연산 회로(28)는 4개의 메모리 블록으로부터 판독 데이터의 패리티 비트를 생성하고, 리프레시 동작의 대상이 되는 판독 데이터는 이 패리티 비트와 패리티 셀 어레이에서 판독된 패리티 비트와의 비교 결과에 따라 재생(정정)된다.
도 1의 메모리 회로는 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)의 동작을 테스트하는 테스트 신호 발생 회로(38)를 더 포함한다. 커맨드 단자와 어드레스 단자에 입력된 커맨드에 응답하여, 테스트 신호 발생 회로(38)는 소정의 테스트 모드에 진입하며 내부 회로에 테스트 신호를 공급한다. 이것에 대한 내용은 이하에서 상세하게 설명한다.
도 2는 본 실시예의 기록 회로를 도시하고 있다. 우측에 배치되어 있는 셀 어레이는 4개의 메모리 블록(RCA01∼RAC04)로 구성된 리얼 셀 어레이와, 1개의 패리티 셀 어레이(PCA)를 포함한다. 기록 앰프 회로(WA)가 각 셀 어레이에 설치되어 있다. 또한, 4개의 입출력 단자(DQ01∼DQ04)와, 입력 버퍼로서 또한 기능하는 데이터 래치 회로(10, 18)가 4개의 메모리 블록에 대응하여 설치된다.
4개의 데이터 래치 회로에 의해 래치되는 입력 데이터는 4개의 데이터 래치 회로에 각각 대응하는 기록 앰프 회로(WA)에 공급되고, 기록 패리티 연산 회로(26)에 공급된다. 기록 패리티 연산 회로(26)는 3개의 EOR 회로로 구성되며, 입력되는 기록 데이터(wd01, wd02)의 EOR 데이터와 기록 데이터(wd03, wd04)의 EOR 데이터를 EOR 연산하여, 기록 패리티 비트(wdp)를 생성한다. 기록 패리티 비트(wdp)는 패리티 셀 어레이(PCA)에 대응하는 기록 앰프 회로(WA)에 공급된다. 상기 기록 앰프 회로의 공급된 기록 데이터와 패리티 비트는 리얼 셀 어레이(RCA)와 패리티 셀 어레 이(PCA)에 각각 기록된다.
4 비트 기록 데이터(wd01∼wd04) 중에 데이터 "1" 또는 데이터 "0"이 짝수개 존재하면, 패리티 비트는 0이고, 홀수개 존재하면, 패리티 비트는 1이 된다.
도 3은 본 실시예의 판독 회로를 도시하고 있다. 리얼 셀 어레이의 4개의 메모리 블록(RCA01∼RCA04)과 패리티 셀 어레이(PCA) 각각에는 판독 앰프 회로(RA)가 설치되어 있다. 메모리 블록으로부터의 4개의 판독 데이터(rd01∼rd04)는 재생 회로(42)에 각각 공급되고 판독 패리티 연산 회로(28)에 공급된다. 이 패리티 연산 회로(28)는 기록 패리티 연산 회로(26)와 동일하게 3개의 EOR 회로로 구성된다. 패리티 연산 회로(28)에 의해 생성된 패리티 비트(rdpa)와 패리티 셀 어레이로부터 판독된 패리티 비트(rdp)가 비교 회로(40)에 의해 비교되어 일치 또는 불일치를 나타내는 판정 신호(JD)가 생성된다.
리프레시 동작의 대상이 되는 메모리 블록을 선택하는 선택 신호(rs01z∼rs04z)와 판정 신호(JD)는 판독 데이터(rd01∼rd04)가 각각 공급되는 재생 회로(42)에 공급된다. 또한, 선택 신호(rs01z∼rs04z) 중에서, 리프레시 동작의 대상이 되는 블록에 대한 선택 신호는 H 레벨이 되고, 대응하는 재생 회로는 판정 신호(JD)에 따라 판독 데이터(rd01∼rd04)를 재생(정정)한다.
예컨대, 기록 데이터(DQ01∼DQ04)가 "0110"이라면, 기록 시에 패리티 비트 "0"이 생성되어 패리티 셀 어레이에 기록된다. 그리고 나서, 판독이 수행되는 동안, 리얼 셀 메모리 블록(RCA04)에 대한 리프레시 동작이 판독 동작과 동시에 발생하면, 즉, 도 3에 도시하는 바와 같이, 메모리 블록(RCA01, RCA02, RCA03)과 패리 티 셀 어레이(PCA)에 있어서, 외부 어드레스(ADD)에 대응하는 워드선이 구동되고, 메모리 블록(RCA04)에서는, 리프레시 어드레스(Radd)에 대응하는 워드선이 구동된다. 즉, 선택 신호(rs04z)만이 H 레벨이 되고, 나머지 선택 신호들은 모두 L 레벨이 된다.
그래서, 판독 데이터(rd04)는 리프레시 동작을 수반하는 데이터이지만 외부 판독 제어에 따른 데이터는 아니다. 판독 데이터(rd04)가 "0"이고, "0110"이 패리티 연산 회로(28)에 입력되며, 패리티 비트가, 패리티 셀 어레이(PCA)로부터 판독된 패리티 비트 "0"과 일치하는 "0"이면, 판정 신호(JD)는 L 레벨(일치)이 된다. 한편, 판독 데이터(rd04)가 1이고, "0111"이 패리티 연산 회로(28)에 입력되며, 패리티 비트가, 패리티 셀 어레이(PCA)로부터 판독된 패리티 비트 "0"와 일치하지 않는 "1"이 되면, 판정 신호(JD)는 H 레벨(불일치)이 된다.
선택 신호(rs04z = H)의 재생 회로(04)는 상기 판정 신호(JD)에 따라 판독 데이터(rd04)를 재생 또는 정정한다. 다시 말해서, 재생 회로(04)는 판정 신호(JD)가 L 레벨(일치)이면 판독 데이터(rd04)를 출력하고 판정 신호(JD)가 H 레벨(불일치)이면 판독 데이터(rd04)를 반전시킨 후 출력한다. 그러므로, 패리티 비트를 이용하고 불량 비트의 위치를 안다면, 원래 데이터의 재생이 가능하다.
패리티 비트 대신에 복잡한 연산에 의해 얻어지는 ECC를 기억하게 되면, 불량 비트의 위치를 모를지라도, 리얼 셀 어레이로부터의 판독 데이터의 불량을 재생할 수 있다. 이 경우, 선택 신호는 재생 회로에 제공될 필요가 없다.
도 4는 패래티 비트 연산 회로와 비교 회로를 도시하는 회로도이다. 패리티 비트 연산 회로(28)는 판독 데이터(rd01, rd02)의 배타적 논리합을 구하는 EOR 회로(EOR1), 판독 데이터(rd03, rd04)의 배타적 논리합을 구하는 EOR 회로(EOR2) 및 이들 EOR 회로(EOR1, EOR2)의 출력들의 배타적 논리합을 구하는 EOR 회로(EOR3)로 구성된다. EOR 회로 각각은 3개의 인버터와 2개의 트랜스퍼 게이트로 형성된다. 이들 EOR 회로의 동작은 잘 알려져 있으므로 본 명세서에서는 이에 대한 설명은 생략한다. 비교 회로(40)는 패리티 셀 어레이로부터 판독된 패리티 비트(rdp)와 패리티 비트 연산 회로(28)에 의해 생성된 패리티 비트(rdpa)의 배타적 논리합을 구하는 EOR 회로이며, 다른 EOR 회로와 동일한 회로 구성을 갖는다.
도 5는 재생 회로를 도시하는 회로도이다. 도 3에 도시된 4개의 재생 회로 모두는 동일한 회로 구성을 갖고, 도 5는 이들 4개의 재생 회로 중에서 4번째 재생 회로를 도시한다. 판정 신호(JD)는 선택 신호(rs04z)에 따라 입력된다. 다시 말해서, 선택 신호(rs04z)가 H 레벨일 때 판정 신호(JD)는 NAND 게이트(50)를 통과하고, 2개의 트랜스퍼 게이트(51, 52) 중 하나는 판정 신호(JD)에 따라 도통되어, 판독 데이터(rd04)의 비반전된 데이터 또는 반전된 데이터가 출력(out04)으로서 출력된다. 즉, 판정 신호 JD = H 레벨(패리티 비트 불일치)이면, NAND 게이트(50)의 출력이 L 레벨이고 트랜스퍼 게이트(52)가 도통되면, 판독 데이터의 반전된 데이터(rd04)가 출력된다. 한편, 판정 신호 JD = L 레벨(패리티 비트 일치)이면, 판독 데이터(rd04)의 비반전된 데이터가 출력된다.
동작 테스트
이상에서는 리프레시 모드가 없는 DRAM 회로의 구성과 동작을 설명하였다. 이러한 메모리에 있어서, 통상 동작에서, 리프레시 동작이 수행되지 않으면, 리얼 셀 어레이의 데이터는 재생 회로에 의해 재생되는 일없이 외부 단자(DQ)에 제공되고, 이 데이터는 판독될 수 있다. 그러나, 리프레시 동작이 수행되면, 리얼 셀 어레이의 데이터는 재생 회로에 의해 재생되며, 이것은 이 데이터가 판독될 수 없다는 것을 의미한다. 두번째, 패리티 셀 어레이의 데이터는 재생 회로에 공급되기만 하고, 외부 단자(DQ)로부터 판독될 수는 없다. 그러므로, 전술한 리프레시 모드가 없는 메모리 회로에서, 리얼 셀 어레이와 패리티 셀 어레이의 동작 테스트를 적절하게 수행하기 위해서는 특별한 테스트 제어 회로와 테스트 모드가 요구된다.
본 실시예에 있어서, 셀 어레이에 대해 기록 및 판독 동작을 테스트할 때에, 리얼 셀 어레이의 데이터가 외부로 출력되도록 내부 리프레시 동작이 금지된다. 게다가, 출력 제어 회로의 일부가 제어되어 패리티 셀 어레이의 데이터가 출력되게 한다.
도 7은 본 실시예의 테스트 모드에 대한 제1 타이밍도이다. 테스트 시의 동작을 도 1을 참조하여 설명한다. 테스트 커맨드와 테스트 코드가 커맨드 단자(/CE∼/UB)와 어드레스 단자(ADD)에 각각 입력되고, 테스트 제어 회로(38)는 이들 테스트 커맨드와 테스트 코드를 디코딩하여, 제1 테스트 모드에 있다는 것을 식별한다. 따라서, 테스트 제어 회로(38)는 제1 테스트 신호(tesrz)를 H 레벨로 설정하고 리프레시 발생 회로(32)에 의한 리프레시 요구 신호(RF)의 출력을 금지한다.
리프레시 요구 신호(RF)의 발생에 의해 래치 회로(18)가 외부로부터의 어드레스(ADD) 및 리프레시 어드레스(Radd)의 양 어드레스를 래치하고, 로우 디코 더(20)는 양 어드레스를 디코딩하며, 선택 신호(rs01z∼rs04z)에 따라 선택된 메모리 블록에서 리프레시 동작이 수행된다. 그러나, 상기 제1 테스트 모드에서는 내부 리프레시 요구 신호(RF)의 발생이 금지되며, 이것은 리프레시 동작의 대상이 되는 메모리 블록이 하나도 없다는 것을 의미한다.
또한, 제1 테스트 모드 시에 내부 리프레시 요구 신호(RF)가 입력되지 않는다. 또한, 모든 선택 신호(rs01z∼rs04z)는 L 레벨이 되어 재생 회로의 패리티 비트 기능이 정지된다.
제1 테스트 모드가 시작되면, 판독 동작 테스트에 대한 판독 커맨드가 판독 어드레스와 함께 외부 테스터 장치로부터 제공된다. 그 결과, 로우 디코더(20)는 모든 메모리 블록에 대하여, 외부 어드레스에 따라 워드선을 선택하여 구동시켜, 각 메모리 블록의 판독 데이터가 입출력 단자(DQ01∼DQ04)로부터 출력된다. 여기서, 전술한 바와 같이, 내부 리프레시 동작이 금지되어, 이어서 선택 신호(rs01z∼rs04z)는 L 레벨로 유지되고 재생 회로(42)는 패리티 비트를 이용해서 재생하지 않는다.
제1 테스트 모드가 종료될 때, 모드 종료 커맨드와 코드가 외부로부터 제공되어, 제1 테스트 코드가 취소되고 제1 테스트 신호(tesrz)는 L 레벨로 리턴된다.
다음에, 테스트 커맨드와 테스트 코드는 커맨드 단자(/CE∼/UB)와 어드레스 단자(ADD)에 각각 입력되고, 테스트 제어 회로(38)는 이 테스트 커맨드와 테스트 코드를 디코딩하여 제2 테스트 모드에 있다는 것을 식별한다. 따라서, 테스트 제어 회로(38)는 제2 테스트 신호(tespz)를 H 레벨로 설정하고, 리프레시 발생 회로(32) 에 의한 리프레시 요구 신호(RF)의 출력을 금지하며, 외부 단자(DQ04)에 대응하는 출력 제어 회로(30)를 제어하여, 패리티 셀 어레이의 데이터가 출력될 수 있는 상태가 되게 한다.
도 3에 도시하는 바와 같이, 제2 테스트 신호(tespz)가 하나의 출력 제어 회로에 제공된다. 도 6은 패리티 셀 어레이의 데이터의 출력이 가능한 출력 제어 회로의 회로도이다. 이 출력 회로에는, 리얼 셀 어레이로부터의 판독 데이터(out04) 또는 제2 테스트 신호(tespz)에 따른 패리티 셀 어레이로부터의 판독 데이터(rdp)에서 하나를 선택하기 위해 트랜스퍼 게이트(54, 55)가 설치된다. 제2 테스트 신호(tespz)는 제2 테스트 모드에서 H 레벨이 되고, 트랜스퍼 게이트(55)가 도통되어 패리티 셀 어레이에서의 판독 데이터(rdp)가 출력 단자(DQ04)에서 출력된다. 제2 테스트 모드 이외의 동작 시에, 제2 테스트 신호(tespz)는 L 레벨이 되고 트랜스퍼 게이트(54)가 도통되어 리얼 셀 어레이로부터의 판독 데이터(out04)가 출력 단자(DQ04)에 출력된다.
따라서, 도 6의 출력 제어 회로에서, 통상 동작 시에, 리얼 셀 어레이의 판독 데이터는 리프레시 동작 중이라면 재생 회로에 의해 재생되지만, 리프레시 동작이 진행되지 않으면 재생되지 않고 출력 단자(DQ04)에 출력된다. 테스트 동작 동안, 제1 테스트 모드에서, 리얼 셀 어레이의 판독 데이터는 재생 회로에 의해 재생되지 않고 출력 단자(DQ04)에 출력된다. 또한, 제2 테스트 모드에서, 패리티 셀 어레이의 패리티 비트는 출력 단자(DQ04)에 출력된다.
이제 도 7을 참조하면, 제2 테스트 모드가 종료될 때, 모드 종료 커맨드와 코드가 외부로부터 제공되어 제2 테스트 모드가 취소된 후에 제2 테스트 신호(tespz)는 L 레벨로 리턴된다.
도 8은 본 실시예의 테스트 모드에 대한 제2 타이밍도이다. 이 테스트 모드에서, 외부로부터의 테스트 커맨드에 응답하여 테스트 모드가 시작되고, 테스트 동작에 영향을 끼치지 않는 외부 단자(/UB)를 이용하여 제1 테스트 모드와 제2 테스트 모드가 전환된다. 즉, 외부 단자(/UB)의 토글링에 의해, 제1 테스트 모드와 제2 테스트 모드가 전환될 수 있다. 그러므로, 도 7의 예에서와 같이, 커맨드에 의한 제1 및 제2 테스트 모드로의 진입(엔트리)과 이그젝트(eject)를 수행할 필요가 없다.
도 9는 제2 타이밍도에 대응하는 판독 회로를 도시하고 도 10은 출력 제어 회로를 도시한다. 도 9의 회로는 도 3의 회로와 다르며, 커맨드 단자(/UB)로부터의 신호(/UB)가 출력 단자(DQ04)에 대응하는 출력 제어 회로(30)에 공급된다. 그것 이외는 동일 구성이다. 또한, 도 6의 회로와 달리, 도 10의 출력 회로에는 판독 데이터(out04) 또는 패리티 비트(rdp)가 선택되도록 커맨드 단자(/UB)로부터 신호(/UB)가 공급된다.
도 8로 돌아가서 동작을 설명하자면, 테스트 시작(entry) 커맨드와 테스트 시작 코드가 커맨드 단자(/CE∼/LB, /UB)와 어드레스 단자(ADD)에 각각 입력되고, 테스트 제어 회로(38)는 제1 테스트 신호(tesrz)를 H 레벨로 설정함으로써 내부 리프리시 동작이 금지된다. 따라서, 모든 선택 신호(rs01z∼rs04z)는 L 레벨이 되고 재생 회로의 패리티 비트 재생 기능 역시 정지된다. 그 후에, 판독 테스트를 위해 외부로부터의 판독 커맨드가 커맨드 단자(/CE∼/LB)에 제공되고 판독 어드레스는 어드레스 단자(ADD)에 제공된다.
이 때, 도 10의 출력 제어 회로는 상위 바이트 단자(/UB )가 L 레벨이 되게 제어함으로써 리얼 셀 어레이 판독 데이터를 선택한다. 따라서, 메모 블록(RCA01∼RCA04) 각각에서 판독 어드레스에 따라 판독된 판독 데이터는 출력 단자(DQ01∼DQ04)에 출력된다. 또한, 동일한 테스트 모드의 동일한 판독 동작 사이클 동안, 상위 바이트 단자(/UB)가 H 레벨이 되게 제어함으로써, 도 10의 출력 제어 회로는 패리티 셀 어레이의 패리티 비트(rdp)를 선택하여 출력 단자(DQ04)에 출력한다. 그러므로, 공통 테스트 모드의 공통 판독 동작 사이클에서, 리얼 셀 어레이와 패리티 셀 어레이에서의 데이터의 판독이 개별적으로 수행될 수 있다. 따라서 테스트 시간은 제1 타이밍도의 테스트보다 확실하게 단축될 수 있다.
각 테스트 모드에서 판독 커맨드를 이용하여 수행된 판독 동작 사이클을 도 7과 도 8의 테스트 타이밍도에서 설명하였다. 또한, 기록 커맨드는 판독 커맨드 전에 입력되므로 기록 동작 후에 판독 동작을 확인할 수 있다.
제2 실시예
이제, 제2 실시예를 설명한다. 도면에서, 굵은 선으로 표시하는 신호선이 복수개 형성되어 있다. 또한, 굵은 선과 연결되는 블록의 일부는 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용하고, 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다.
도 11은 본 발명의 반도체 메모리의 제2 실시예를 도시하고 있다. 이 반도체 메모리는 실리콘 기판상에 CMOS 프로세스를 사용하여 DRAM으로서 형성되어 있다. DRAM은 외부 인식없이 메모리 셀 리프레시 동작을 실행하는 기능을 가지고 있다. 여기서, 리프레시 동작은 메모리 셀에 유지 기억되는 데이터를 다시 기록하는 동작이다.
또한, DRAM의 외부 단자 사양과 신호 입출력 타이밍에 대한 사양이 SRAM의 것과 매칭될 수 있다. 다시 말해서, 이 DRAM은 SRAM으로서 동작하는 의사 SRAM이다. 또한, 이 DRAM은 BIST 기능을 내장하여서 칩의 외부로부터 테스트 패턴을 수신하지 않지 않고서도 내부 회로의 기능 테스트를 수행할 수 있다.
DRAM은 어드레스 버퍼(110, 112)와, 테스트 회로(114, 116), 판정 회로(118)와. 모드 선택 회로(120)와, 데이터 입출력 버퍼(122)와, 패리티 발생 회로(124)와, 제1 스위치 회로(126)와, 데이터 스위치(128, 130)와, 16개의 리얼 셀 어레이(RCA)와, 2개의 패리티 셀 어레이(PCA)와, 로우 디코더(132), 컬럼 디코더(134), 센스 앰프(136) 및 패리티 체크 회로(138) 및 데이터 재생 회로(140)를 구비한다.
외부 단자를 통해 테스트 커맨드가 수신될 때, DRAM은 통상 동작 모드에서 테스트 모드로 이행된다. 모드 선택 회로(120)는 통상 동작 모드 시에 저 레벨 테스트 모드 신호(BISTZ)를 출력하고 테스트 모드 시에 고 레벨 테스트 모드 신호(BISTZ)를 출력한다. 또한, 테스트 회로(114, 116)와 판정 회로(118)는 테스트 모드 시에 동작한다.
테스트 모드 신호(BISTZ)가 저 레벨(통상 동작 모드)인 경우, 어드레스 버 퍼(110)는 어드레스 단자(CAD)에서 공급된 컬럼 어드레스 신호(CAD)를 내부 컬럼 어드레스 신호(ICAD)로서 출력한다. 테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 어드레스 버퍼(110)는 테스트 회로(114)로부터 공급된 테스트 컬럼 어드레스 신호(TCAD)를 내부 컬럼 어드레스 신호(ICAD)로서 출력한다.
테스트 모드 신호(BISTZ)가 저 레벨(통상 동작 모드)인 경우, 어드레스 버퍼(112)는 어드레스 단자(RAD)로부터 공급된 로우 어드레스 신호(RAD)를 내부 로우 어드레스 신호(IRAD)로서 출력한다. 테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 어드레스 버퍼(112)는 테스트 회로(114)로부터 공급된 테스트 로우 어드레스 신호(TRAD)를 내부 컬럼 어드레스 신호(IRAD)로서 출력한다.
테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 테스트 회로(114)는 테스트 단자(TMD)를 통해 공급된 테스트 신호(TMD)의 조합에 따라 동작하여, 테스트 컬럼 어드레스 신호(TCAD)와 테스트 로우 어드레스 신호(TRAD)(테스트 패턴)를 순차 출력한다. 테스트 신호(TMD)는 테스트 회로(114)에 의해 생성될 수 있는 복수의 테스트 패턴 중에서 임의의 것을 선택하는 신호이다.
테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 테스트 회로(116)는 테스트 단자(TMD)를 통해 공급된 테스트 신호(TMD)의 조합에 따라 동작하여, 8 비트 테스트 데이터 신호(TDQ)(테스트 패턴)를 데이터 입출력 버퍼(22)에 순차 출력한다. 다시 말해서, 테스트 모드 시에, 테스트 회로(116)는 테스트 패턴을 생성하는 패턴 발생 회로로서 동작하고 생성된 테스트 패턴을 기록 데이터 전달 경로에 출력한다.
또한, 테스트 회로(116)는 리얼 데이터 버스선(RDB)을 통해 전달되는 판독 데이터(리얼 판독 데이터)와 패리티 데이터 버스선(PDB)을 통해 전달된 판독 데이터(패리티 판독 데이터)를 기대값과 동시에 비교하여, 그 비교 결과를 판정 회로(118)에 출력한다. 테스트 회로(116)는 리얼 데이터 버스선(RDB)과 패리티 데이터 버스선(PDB) 각각을 통해 판독 데이터를 수신하므로, 상기 판독 데이터를 동시에 수신하여 기대값과 비교하는 것이 가능하다. 그 결과, 테스트 시간을 단축시킬 수 있다.
판정 회로(118)는 테스트 회로(116)로부터 비교 결과를 순차적으로 수신하여, 복수의 비교 결과에 따라 테스트 결과를 판정한 후에, 판정 결과를 테스트 출력 단자(TOUT)에 출력한다. 테스트 모드 시에, 테스트 회로(116)와 판정 회로(118)는 리얼 셀 어레이(RCA)로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이(PCA)로부터 판독된 패리티 판독 테이터를 기대값과 비교함으로써 테스트 결과를 판정하는 테스트 판정 회로로서 동작한다.
모드 선택 회로(120)는 테스트 모드 시에 고 레벨의 테스트 모드 신호(BISTZ)를 출력하고 기록 동작 및 판독 동작을 실행하는 정상 동작 모드 시에 저 레벨의 테스트 모드 신호(BISTZ)를 출력한다.
테스트 모드 신호(BISTZ)가 저 레벨(통상 동작 모드)인 경우, 데이터 입출력 버퍼(122)는 데이터 단자(DQ)에서 공급되는 8 비트 데이터 신호(DQ)(기록 데이터)를 패리티 발생 회로(124) 및 제1 스위치 회로(126)에 출력하고, 데이터 재생 회로(140)로부터 공급되는 8 비트 데이터 신호(DQ)(판독 데이터)를 데이터 단자(DQ) 에 출력한다. 또한, 데스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 데이터 입출력 버퍼(122)는 테스트 회로(116)에서 공급되는 8 비트 테스트 데이터 신호(TDQ)(테스트 패턴)를 패리티 발생 회로(124) 및 제1 스위치 회로(126)에 출력한다.
패리티 발생 회로(124)는 데이터 입출력 버퍼(122)로부터 공급되는 8 비트 데이터 신호(DQ)[또는 테스트 데이터 신호(TDQ)]의 4 비트마다 패리티 비트를 생성하여 그 생성된 패리티 데이터(PAR)를 제1 스위치 회로(126)에 출력한다.
테스트 모드 신호(BISTZ)가 저 레벨(통상 동작 모드)인 경우, 제1 스위치 회로(126)는 패리티 데이터(PAR)를 선택하여 데이터 스위치(130)에 출력한다. 테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 제1 스위치 회로(126)는 8 비트 데이터 신호(DQ)의 최하위 비트를 선택하여 데이터 스위치(130)에 출력한다. 다시 말해서, 테스트 모드 시에, 테스트 회로(116)에 의해 생성된 데이터 신호(DQ)의 일부는 리얼 셀 어레이(RCA)의 테스트 데이터로서 사용될 뿐만 아니라 패리티 셀 어레이(PCA)의 테스트 신호로서도 사용된다.
데이터 스위치(128)는 기록 동작 시에 ON 상태가 되어 테이터 입출력 버퍼(122)로부터 공급되는 데이터 신호(DQ0∼DQ7)가 리얼 데이터 버스선(RDB)에 전달된다. 데이터 스위치(130)는 기록 동작 시에 ON 상태가 되어 제1 스위치 회로(126)로부터 공급된 패리티 데이터 또는 데이터 신호(DQ0∼DQ7)의 하위 2 비트가 패리티 데이터 버스선(PDB)에 전달된다. 또한, 제1 스위치 회로(126)에 의해, 테스트 회로(116)에 의해 생성된 테스트 데이터는 패리티 데이터 버스선(PDB)을 통해 패리티 셀 어레이(PCA)에 직접 기록된다.
특별히 도시되지는 않지만, 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)는 일반적인 DRAM과 유사하게, 각각 트랜스퍼 트랜지스터와 커패시터를 포함하는 복수의 메모리 셀과; 각 메모리 셀의 트랜스퍼 트랜지스터의 게이트에 접 속되는 워드선(WL)과; 트랜스퍼 트랜지스터의 데이터 입출력 노드에 접속되는 비트선(BL)을 구비한다. 또한, 데이터 단자(DQ)로부터 공급되는 기록 데이터는 전하로서 커패시터에 저장된다.
2개의 리얼 셀 어레이(RCA)는 데이터 신호(DQ)의 각 비트에 할당된다. 데이터 신호(DQ)의 동일 비트에 대응하는 2개의 리얼 셀 어레이(RCA)는 로우 어드레스 신호(RAD)의 최상위 비트에 의해 식별된다. 즉, 동일한 비트 데이터 신호(DQ)에 대응하는 2개의 리얼 셀 어레이는 동시에 동작하지 않는다. 리얼 셀 어레이(RCA)의 리프레시 동작은 동일한 비트 데이터 신호(DQ)가 기록되는 2개의 리얼 셀 어레이(RCA)마다 순차적으로 실행된다.
마찬가지로, 2개의 패리티 셀 어레이(PCA)는 로우 어드레스 신호(RAD)의 최상위 비트에 의해 식별된다. 즉, 도면 좌측에 있는 패리티 셀 어레이(PCA)는 데이터 신호(DQ)에 대응하는 리얼 셀 어레이(RCA) 중, 도면 좌측의 리얼 셀 어레이(RCA)의 패리티 데이터(PAR)를 기억한다. 도면 우측에 있는 패리티 셀 어레이(PCA)는 데이터 신호(DQ)에 대응하는 리얼 셀 어레이(RCA) 중, 도면 우측의 리얼 셀 어레이(RCA)의 패리티 데이터(PAR)를 기억한다. 패리티 셀 어레이(PCA)의 리프레시 동작은 2개의 리얼 셀 어레이(RCA)에 대해 동시에 실행된다. 패리터 셀 어레 이(PCA)는 리얼 셀 어레이(RCA)와 동일한 기억 용량을 가지고 있으며 동일한 레이아웃 데이터를 사용하여 형성된다. 패리티 셀 어레이(PCA)의 레이아웃을 새로 설계할 필요가 없기 때문에, 레이아웃 설계에 소요되는 시간을 단축시킬 수 있다.
컬럼 디코더(132)는 내부 컬럼 어드레스 신호(ICAD)를 디코딩하여 셀 어레이(RCA)(또는 PCA)의 셀 스위치를 선택한다. 컬럼 스위치가 ON이 될 때, 비트선(BL)이 데이터 버스선(RDB)(또는 PDB)에 접속된다.
로우 디코더(134)는 내부 로우 어드레스 신호(IRAD)를 디코딩하여 메모리 셀 어레이(RCA)(또는 PCA)의 워드선(WL)을 선택한다. 패리터 셀 어레이(PCA) 사이에 배치된 로우 디코더(134)는 양측의 셀 어레이(PCA)에 의해 공유된다. 유사하게, 동일 비트 데이터 신호(DQ)에 대응하는 2개의 리얼 셀 어레이(RCA) 사이에 배치된 로우 스위치(134)는 이들 셀 어레이(RCA)에 의해 공유된다.
센스 앰프(136)는 메모리 셀에 입력되고 메모리 셀에서 출력되는 데이터 신호(DQ)를 증폭하고 그 증폭된 데이터 신호(DQ)는 리얼 데이터 버스선(RDB)[또는 패리티 데이터 버스선(PDB)]에 출력된다.
패리티 체크 회로(138)는 리얼 셀 어레이(RCA)로부터 리얼 데이터 버스선(RDB)을 통해 판독된 리얼 판독 데이터 및 패리티 셀 어레이(PCA)로부터 패리티 데이터 버스선(PDB)을 통해 판독된 패리티 판독 데이터에 대해 배타적 논리합을 연산하여 그 연산 결과를 데이터 재생 회로(140)에 출력한다.
데이터 재생 회로(140)는 리얼 셀 어레이(RCA)로부터 리얼 데이터 버스선(RDB)을 통해 판독된 리얼 판독 데이터 및 패리티 체크 회로(138)의 출력을 수신 하여, 판독 데이터[리얼 셀 어레이(RCA)에 기록된 기록 데이터]를 재생한다. 재생된 판독 데이터는 데이터 입출력 버퍼(122)를 통해 데이터 단자(DQ)에 전달된다.
통상 동작(판독 동작) 모드 시에, 패리티 체크 회로(138)와 데이터 재생 회로(140)는 리얼 셀 어레이(RCA)로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이(PCA)로부터 판독된 패리티 판독 데이터에 기초해서 기록 데이터를 재생한다.
도 12는 도 11에 도시하는 패리티 검사 회로(142)를 상세하게 도시하고 있다.
패리티 검사 회로(142)의 패리티 체크 회로(138)는 8 비트 리얼 데이터 버스선(RDB)을 통해 판독되는 리얼 판독 데이터 및 1 비트 패리티 데이터 버스선(PDB)을 통해 판독된 패리티 판독 데이터에 대해 배타적 논리합을 연산한다.
패리티 검사 회로(142)의 데이터 재생 회로(140)는, 8 비트 리얼 데이터 버스선(RDB)에 대응하여 각각 설치되는 EOR 회로(140a)를 구비하고, 선택 회로(140 b)를 구비한다. 각각의 EOR 회로(140a)는 EOR 회로(138a)의 출력과 리얼 판독 데이터에 대해 배타적 논리합을 연산한다. 선택 회로(140b)는 리얼 판독 데이터 또는 EOR 회로(140a)의 출력을 선택하여 그 선택된 데이터를 재생된 데이터로서 데이터 입출력 버퍼(122)에 출력한다. 선택 회로(140b)는 대응하는 리얼 셀 어레이(RCA)가 리프레시 동작 중일 때, EOR 회로(140a)의 출력을 선택한다.
도 13은 도 11에 도시하는 제1 스위치 회로(126)를 상세하게 도시하고 있다.
제1 스위치 회로(126)는 저 레벨의 테스트 모드 신호(BISTZ)에 따라 ON 상태가 되어 패리티 데이터(PAR)를 데이터 스위치(130)에 출력하는 CMOS 트랜스퍼 게이 트(126a)를 구비하고, 고 레벨의 테스트 모드 신호(BISTZ)에 따라 ON 상태가 되어 데이터 신호(DQ0)를 데이터 스위치(130)에 출력하는 CMOS 트랜스퍼 게이트(126b)를 구비한다.
전술한 DRAM에서, 통상 동작(기록 동작) 시에, 제1 스위치 회로(126)는 트랜스퍼 게이트(126a)를 통해 패리티 발생 회로(124)의 출력을 데이터 스위치(130)의 입력에 접속한다. 그러므로, 데이터 신호(DQ)(기록 데이터)의 패리티 비트는 패리티 셀 어레이(PCA)에 기록된다. 데이터 입출력 버퍼(122)로부터 출력된 데이터 신호(DQ)는 리얼 셀 어레이(RCA)에 직접 기록된다.
판독 동작 시에, 리얼 셀 어레이(RCA) 가운데 어느 것에서 리프레시 동작이 실행될 때, 패리티 검사 회로(142)는 리프레시 동작이 실행되지 않는 나머지 각 리얼 셀 어레이(RCA)로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이(PCA)로부터 판독된 패리티 판독 데이터를 사용하여, 리프레시 동작 중에 있는 리얼 셀 어레이(RCA)로부터 판독되는 데이터를 재생한다. 다시 말해서, DRAM은 외부 인식 없이 리프레시 동작을 실행한다.
한편, 테스트 모드 시에, 테스트 회로(116)는 테스트 패턴(기록 데이터)를 데이터 입출력 버퍼(122)에 출력한다. 제1 스위치 회로(126)는 트랜스퍼 게이트(126b)를 통해 데이터 입출력 버퍼(122)의 출력(DQ0)을 데이터 스위치(130)의 입력에 연결한다. 따라서, 데이터 신호(DQ0)(기록 데이터)가 패리티 셀 어레이(PCA)에 기록된다. 다시 말해서, 제1 스위치 회로(126)는 테스트 회로(116)에 의해 생성된 기록 데이터의 일부를 선택하여 그 선택된 데이터를 테스트 패턴으로서 출력한 다. 테스트 회로(116)에 의해 생성된 데이터 신호(DQ0)는 이어서 패리티 셀 어레이(PCA)에 기록된다.
테스트 회로(116)는 리얼 셀 어레이(RCA)로부터 판독된 리얼 판독 데이터 및 패리티 셀 어레이(PCA)로부터 판독된 패리티 판독 데이터를 동시에 수신한다. 테스트 회로(116)는 리얼 판독 데이터 및 패리티 판독 데이터를 기대값과 직접 비교함으로써 DRAM이 정확하게 동작하는 지의 여부를 판정한다. 판정 회로(118)는 테스트 회로(116)로부터의 복수의 비교 결과에 기초해서 테스트 결과를 판정하여 그 판정 결과를 테스트 출력 단자(TOUT)에 출력한다. 다시 말해서, BIST의 결과가 DRAM의 외부에 출력된다.
그러므로, 패리티 데이터를 기억하는 패리티 셀 어레이를 구비한 DRAM에 있어서, BIST를 실시하여, 패리티 셀 어레이(PCA)의 동작을 테스트할 수 있다.
이상, 본 실시예에 따르면, 테스트 모드에서, 제1 스위치 회로(126)는 테스트 회로(116)에 의해 생성된 기록 데이터(DQ0)를 선택하여 이 데이터를 패리티 셀 어레이(PCA)의 테스트 패턴으로서 출력한다. 또한, 테스트 회로(116)는 리얼 판독 데이터 및 패리티 판독 데이터를 기대값과 직접 비교함으로써 테스트 결과를 판정한다. 즉, 본 실시예에 따르면, 패리티 셀 어레이(PCA)를 구비한 DRAM에서 BIST가 가능하다.
또한, 테스트 회로(116)는 리얼 데이터 버스선(RDB)과 패리티 데이터 버스선(PDB) 각각을 통해 리얼 판독 데이터와 패리티 판독 데이터를 동시에 수신하여, 수신된 데이터를 기대값과 비교한다. 그러므로, 테스트 회로(116)는 리얼 셀 어레 이(RCA)와 패리티 셀 어레이(PCA)를 동시에 테스트함으로써, 테스트 시간을 단축시킬 수 있다. 테스트 시간의 단축으로 DRAM 테스트 비용(제조 비용)이 절감된다.
패리티 셀 어레이(PCA)는 리얼 셀 어레이(RCA)와 동일한 구성을 갖는다. 그 결과, DRAM 레이아웃 설계에 소요되는 시간을 단축시킬 수 있다.
도 14는 본 발명의 반도체 메모리의 또다른 제2 실시예를 도시하고 있다. 여기서, 도 11의 실시예에서 설명하였던 회로 및 신호와 동일한 회로 및 신호에는 동일한 부호를 부여하며, 그에 대한 상세한 설명은 생략한다.
본 실시예에 있어서, 데이터 입출력 버퍼(122)와 데이터 스위치(128)는 제2 스위치 회로(144)를 경유해서 접속된다. 또한, 테스트 회로(146)가 도 11의 테스트 회로(116) 대신에 형성된다. 나머지 구성은 도 11의 실시예와 동일한다.
테스트 모드 신호(BISTZ)가 저 레벨(통상 동작 모드)인 경우, 제2 스위치 회로(144)는 8 비트의 데이터 신호(DQ0∼DQ7)를 선택하고, 테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 데이터 신호(DQ0)를 선택한다.
그 결과, 통상의 동작 모드에서, 데이터(DQ0∼DQ7)는 리얼 셀 어레이(RCA)에 공급되고 패리티 데이터(PAR)는 패리티 셀 어레이(PCA)에 공급된다. 테스트 모드에서, 데이터(DQ0)는 전체 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)에 동시에 공급된다.
테스트 모드 신호(BISTZ)가 고 레벨(테스트 모드)인 경우, 테스트 회로(146)는 테스트 단자(TMD)를 통해 공급된 데스트 신호(TMD)의 조합에 따라 동작하여, 1 비트의 테스트 데이터 신호(TDQ)(테스트 패턴)를 데이터 입출력 버퍼(122)에 순차 적으로 출력한다. 데이터 입출력 버퍼(122)는 데이터 신호(TDQ)를 데이터 신호(DQ0)로서 출력한다. 도 11의 실시예와 유사하게, 테스트 회로(146)도 리얼 데이터 버스선(RDB)과 패리티 데이터 버스선(PDB)을 통해 전달된 판독 데이터를 기대값과 동시에 비교하여 그 비교 결과를 판정 회로(118)에 출력한다.
도 15는 도 14에 도시하는 제2 스위치 회로(144)를 상세하게 도시하고 있는 도면이다.
제2 스위치 회로(144)는 복수의 CMOS 트랜스퍼 게이트(144a)와 복수의 CMOS 트랜스퍼 게이트(144b)를 구비한다. CMOS 트랜스퍼 게이트(144a)는 저 레벨 테스트 모드 신호(BISTZ)에 따라 ON 상태가 되어 데이터 신호(DQ0∼DQ7)와 패리티 데이터(PAR)를 데이터 스위치(128, 130)에 각각 출력한다. CMOS 트랜스퍼 게이트(144b)는 고 레벨 테스트 모드 신호(BISTZ)에 따라 ON 상태가 되어 데이터 신호(DQ0)를 공통 기록 데이터로서 데이터 스위치(1128, 130)에 출력한다.
전술한 DRAM에 있어서, 테스트 모드 시에, 테스트 회로(146)에 의해 생성된 1 비트의 테스트 패턴(기록 데이터)(DQ0)는 데이터 신호(DQ0∼DQ7)에 대응하는 리얼 셀 어레이(RCA) 및 패리티 셀 어레이(PCA)에 기록된다. 그리고 나서, 테스트 회로(146)는 패리티 셀 어레이(PCA)와 리얼 셀 어레이(RCA)로부터 데이터를 동시에 판독하고, 판독된 데이터가 전부 일치할 경우, DRAM이 정확하게 동작하는 지를 판정한다. 다시 말해서, 이 실시예에서는 데이터 압축 테스트가 수행된다. 여기서, 데이터 압축 테스트란 서로 다른 데이터 단자에 대응하는 메모리 셀에 공통의 데이터를 기록하는 테스트이다.
전술한 도 11의 실시예와 유사한 효과를 본 실시예에서도 얻을 수 있다. 또한, 본 실시예에서는, 테스트 모드 시에, 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)에 공통의 데이터 신호(DQ0)가 기록된다. 즉, 데이터 압축 테스트가 수행된다. 따라서, 테스트 회로(146)에 의해 생성된 테스트 패턴의 비트수가 최소화될 수 있으며, 테스트 회로(146) 내에 있는 테스트 패턴 발생 회로의 규모도 축소될 수 있다. 그 결과, DRAM의 칩 사이즈를 줄일 수 있다.
도 16은 제2 실시예의 또다른 예를 도시하고 있다. 여기서, 도 11의 실시예에서 설명하였던 회로 및 신호와 동일한 회로 및 신호에는 동일한 부호를 부여하고, 이에 대한 상세한 설명은 생략한다.
반도체 메모리는 실리콘 기판상에 CMOS 프로세스를 사용하여 DRAM으로서 형성되어 있다. SRAM은 각각의 어드레스 버퍼(110, 112)를 통해 어드레스 단자(AD)로부터 공급된 어드레스 신호(AD)를 수신한다. 즉, 컬럼 어드레스와 로우 어드레스는 공통의 어드레스 단자(AD)로부터 시분할 공급된다. 또한, 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)는 SRAM 메모리 셀을 구비한다. 도 16의 실시예에 대한 나머지 구성은 도 11의 실시예와 사실상 동일하다.
이 실시예에서, 패러티 셀 어레이(PCA)는 리얼 셀 어레이(RCA)에 기록된 기록 데이터의 에러 검출과 에러 정정을 위해 이용된다.
전술한 도 11의 실시예에서와 동일한 효과를 본 실시예에서 얻을 수 있다. 또한, 에러 검출 및 에러 기능을 가진 반도체에서, BIST도 수행되므로 테스트 시간 을 단축시킬 수 있다.
도 17은 본 발명자들이 본 발명 전에 연구한 반도체 메모리를 나타내는 블록도이다. 여기서, 도 11의 실시예에서 설명하였던 회로 및 신호와 동일한 회로 및 신호에는 동일한 부호를 부여하고, 이에 대한 상세한 설명은 생략한다. 도 17에 도시된 회로 블록도는 아직 공지되어 있지 않다.
이 예에서, 도 11의 실시예의 제1 스위치(126)와 테스트 회로(116) 대신에 제3 스위치 회로(148)와 테스트 회로(150)가 각각 형성된다. 더욱이, 패리티 데이터 버스선(PDB)은 제4 스위치 회로(152)를 통해 데이터 신호(DQ)에 대응하는 리얼 데이터 버스선(RDB)에 연결된다.
테스트 모드 시에, 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)는 개별적으로 테스트된다. 다시 말해서, 리얼 셀 어레이(RCA)를 테스트할 때, 제3 스위치 회로(148)는 데이터 스위치(128)와 데이터 입출력 버퍼(122)의 출력을 연결한다. 제4 스위치 회로(152)는 OFF 상태가 된다. 이어서, 테스트 회로(152)는 리얼 셀 어레이(RCA)를 테스트하는 테스트 패턴을 생성하고, 리얼 셀 어레이(RCA)의 판독 데이터를 기대값과 비교한다.
패리티 셀 어레이(PCA)를 테스트할 때, 제3 스위치 회로(148)는 데이터 스위치(130)와 데이터 입출력 버퍼(122)의 출력(DQ0)을 연결한다. 그 결과, 테스트 회로(152)는 패리티 셀 어레이(PCA)를 테스트하는 1 비트의 테스트 패턴을 생성하고, 데이터(DQ0)는 패리티 셀 어레이(PCA)에 기록된다. 또한, 판독 시에, 제4 스위치 회로(152)는 ON 상태가 된다. 따라서, 테스트 회로(152)는 패리티 셀 어레이(PCA) 의 판독 데이터를 패리티 비트 데이터 버스선(PDB), 제4 스위치 회로(152) 및 리얼 셀 데이터 버스선(RDB)을 통해 수신하고 이 판독된 데이터를 기대값과 비교한다.
도 17에 도시되는 DRAM은 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)를 개별적으로 테스트하여 테스트 시간이 길어진다.
도 18은 본 발명자들이 본 발명 전에 연구한 반도체 메모리의 또다른 블록도이다. 도 11의 실시예에서 설명하였던 회로 및 신호와 동일한 회로 및 신호에는 동일한 부호를 부여하고, 이에 대한 상세한 설명은 생략한다. 도 18에 도시된 회로 블록도는 아직 공지되어 있지 않다.
이 예에서, 패리티 셀 어레이(PCA)를 테스트하기 위한 전용 테스트 회로(154), 판정 회로(156) 및 데이터 입출력 버퍼(158)[데이터 입출력(122)을 위한 더미 회로]가 새롭게 설치된다. 또한, 도 11의 실시예의 제1 스위치(126)와 테스트 회로(116) 대신에 제5 스위치 회로(160)와 테스트 회로(162)가 설치된다.
제5 스위치 회로(160)는 통상 동작 모드 시에 데이터 스위치(128)와 패리티 발생 회로(124)의 출력을 연결하고, 테스트 모드 시에 데이터 스위치(128)와 데이터 입출력 회로(158)의 출력을 연결한다. 또한, 테스트 회로(162)는 리얼 셀 어레이(RCA)를 테스트하고 테스트 회로(154)는 패리티 셀 어레이(RCA)를 테스트한다.
도 18의 DRAM은 리얼 셀 어레이(RCA)와 패리티 셀 어레이(PCA)를 테스트하기 위한 테스트 회로(162, 154)를 필요로 한다. 그렇기 때문에, 테스트 회로의 규모와 DRAM의 칩 면적이 커지게 된다.
전술한 실시예에 따르면, 패리티 비트는 패리티 셀 어레이에서 생성되어 거기에 기록되고, 리얼 셀 어레이의 판독 시에, 데이터를 재생하기 위해 패리티 비트를 사용한다. 전술한 바와 같이, 데이터 재생에 있어서, 패리티 비트 대신에 ECC 코드를 생성하여 ECC 셀 어레이에 기록하고 리얼 셀 어레이의 판독 시에 이 ECC를 사용하여도 데이터 재생을 수행할 수 있다. 이 경우에도 본 실시예의 테스트 제어를 적용할 수 있다.
전술한 본 발명에 따르면, 리얼 셀 어레이 및 패리티 셀 어레이를 구비한 메모리 회로에 리얼 셀 어레이 및 패리티 셀 어레이 동작 테스트를 적절하게 적용할 수 있다.
본 발명의 반도체 메모리에서는, 통상 동작 모드 시에, 리얼 셀 어레이 중 임의의 것에서 정정 데이터의 출력이 불가능할 때, 정정 데이터는 패리티 데이터를 이용해서 재생된 데이터를 통해 판독될 수 있다.
테스트 모드 시에, 기록 데이터로부터 생성된 패리티 데이터가 아니라 기록 데이터의 일부를, 패리티 셀 어레이에 직접 기록한다. 또한, 테스트 판정 회로는 패리티 셀 어레이로부터의 패리티 판독 데이터를 기대값과 비교한다. 그 결과, 반도체 메모리에 형성되는 테스트 회로를 사용함으로써, 통상적으로 불가능하였던 패리티 셀 어레이의 BIST를 테스트 판정 회로에서 수행할 수 있다.
도 1은 본 발명의 실시예의 메모리 회로의 전체 구성도.
도 2는 본 발명의 실시예의 기록 회로를 도시하는 도면.
도 3는 본 발명의 실시예의 판독 회로를 도시하는 도면.
도 4는 패리티 비트 연산 회로 및 비교 회로를 도시하는 회로도.
도 5는 재생 회로를 도시하는 회로도.
도 6은 패리티 셀 어레이의 데이터를 출력하는 것이 가능한 출력 제어 회로의 회로도.
도 7은 본 발명의 실시예의 테스트 모드에 대한 제1 타이밍도.
도 8은 본 발명의 실시예의 테스트 모드에 대한 제2 타이밍도.
도 9는 제2 타이밍도에 대응하는 판독 회로를 도시하는 도면.
도 10은 제2 타이밍도에 대응하는 출력 제어 회로를 도시하는 도면.
도 11은 본 발명의 반도체 메모리의 제2 실시예를 도시하는 블록도.
도 12는 도 11의 패리티 검사 회로를 상세하게 도시하는 회로도.
도 13은 도 11의 스위치 회로를 상세하게 도시하는 회로도.
도 14는 본 발명의 반도체 메모리의 또다른 제2 실시예를 도시하는 블록도.
도 15는 도 14의 스위치 회로를 상세하게 도시하는 회로도.
도 16은 본 발명의 반도체 메모리의 제3 실시예를 도시하는 블록도.
도 17은 본 발명자들이 본 발명 전에 연구한 반도체 메모리를 도시하는 블록도.
도 18은 본 발명자들이 본 발명 전에 연구한 또다른 반도체 메모리를 도시하는 블록도.
도 19는 종래의 DRAM의 개요를 나타내는 회로도.
<도면의 주요부분에 대한 부호의 설명>
10 : ADD 입력 버퍼
12 : DQ 입력 버퍼
14 : 커맨드 입력 버퍼
16 : 타이밍 발생 회로
20 : 로우 디코더
22 : 컬럼 디코더
26, 28 : 패리티 연산 회로
30 : 출력 제어 회로
32 : 리프레시 발생 회로
34 : 리프레시 어드레스 카운터
36 : 시프트 레지스터
38 : 테스트 제어 회로

Claims (8)

  1. 반도체 메모리로서,
    복수의 데이터 단자를 경유해서 공급되는 기록 데이터의 각각이 기억되는 메모리 셀을 갖는 복수의 리얼 셀 어레이와;
    상기 기록 데이터의 패리티 데이터를 생성하는 패리티 발생 회로와;
    테스트 모드 시에, 테스트 패턴을 생성하고 상기 생성된 테스트 패턴을 상기 기록 데이터의 전달 경로에 출력하는 패턴 발생 회로와;
    통상 동작 모드 시에, 상기 패리티 데이터를 선택하고, 테스트 모드 시에 상기 전달 경로에 출력된 상기 기록 데이터의 일부를 선택하는 제1 스위치 회로와;
    상기 테스트 모드 시에, 상기 기록 데이터의 일부를 복수의 기록 데이터로서 상기 리얼 셀 어레이에 출력하는 제2 스위치 회로와;
    상기 제1 스위치 회로에 의해 선택된 상기 패리티 데이터 또는 상기 기록 데이터의 일부가 기억되는 메모리 셀을 갖는 패리티 셀 어레이와;
    상기 통상 동작 모드 시에, 상기 리얼 셀 어레이로부터 판독된 리얼 판독 데이터 및 상기 패리티 셀 어레이로부터 판독된 패리티 판독 데이터에 기초해서 상기 기록 데이터를 재생하는 패리티 검사 회로와;
    상기 테스트 모드 시에, 상기 리얼 셀 어레이로부터 판독된 리얼 판독 데이터 및 상기 패리티 셀 어레이로부터 판독된 패리티 판독 데이터를 수신하고, 상기 리얼 판독 데이터 및 패리티 판독 데이터가 전부 일치하는지의 여부에 의해 테스트 결과를 판정하는 테스트 판정 회로
    를 포함하는 반도체 메모리.
  2. 제1항에 있어서, 상기 리얼 셀 어레이의 상기 메모리 셀 각각은 상기 기록 데이터를 전하로서 저장하는 커패시터를 포함하고, 상기 메모리 셀에 유지 기억된 상기 기록 데이터를 다시 기록하는 리프레시 동작은 상기 리얼 셀 어레이 각각에 대해 순차적으로 실행되며, 상기 패티리 검사 회로는 리프레시 동작 중의 상기 리얼 셀 어레이의 상기 기록 데이터를 재생하는 것인, 반도체 메모리.
  3. 제1항에 있어서, 상기 패리티 검사 회로는 상기 리얼 셀 어레이로부터 판독된 상기 리얼 판독 데이터에서 에러를 검출하고 그 에러를 정정하여 정정된 데이터를 생성하는 것인, 반도체 메모리.
  4. 제1항에 있어서, 상기 패리티 셀 어레이는 상기 리얼 셀 어레이와 동일한 기억 용량을 갖고 동일한 구성을 갖는 것인, 반도체 메모리.
  5. 제1항에 있어서, 상기 제2 스위치 회로는, 상기 통상 동작 모드 시에, 상기 기록 데이터를 상기 리얼 셀 어레이 각각에 출력하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 통상 동작 모드 시에, 상기 패리티 발생 회로에 의해 생성된 패리티 데이터는 상기 제1 스위치 회로를 통해 상기 패리티 셀 어레이에 기록되고, 상기 테스트 모드 시에, 상기 패턴 발생 회로에 의해 생성된 상기 테스트 패턴의 일부는 상기 제1 스위치 회로를 통해 상기 패리티 셀 어레이에 기록되는 것인, 반도체 메모리.
  7. 제6항에 있어서, 상기 제2 스위치 회로는, 상기 통상 동작 모드 시에, 상기 기록 데이터를 상기 리얼 셀 어레이 각각에 공급하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 테스트 모드 시에, 상기 기록 데이터의 일부가 공통의 기록 데이터로서 상기 리얼 셀 어레이와 상기 패리티 셀 어레이의 양쪽에 공급되는 것을 특징으로 하는 반도체 메모리.
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