JPH06119778A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 外部で参照されるべきテスト結果の出力サイ
クルを、読出し動作サイクル時間よりも長くできる半導
体集積回路を提供することにある。 【構成】 テストモードにおいてメモリセルアレイから
読出したデータが期待値データに一致するか否かを判定
して、その判定結果を読出しサイクル毎に出力する判定
回路４を有する。マスタ段を構成する第１のデータラッ
チ５０が各読出しサイクル毎に判定結果を逐次貯えてい
くとき、第２のデータラッチ５１はそれ以前に判定され
た複数読出しサイクル分の判定結果をラッチし、これを
並列的に外部に出力可能にする。外部端子が４個、第１
及び第２のデータラッチが夫々４ビットとすると、第２
のデータラッチは、４読出しサイクル分の各判定結果
を、並列的に４読出しサイクルに亘って外部に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルアレイを備
えた半導体集積回路のテスト技術に関し、例えばテスト
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】半導体記憶装置のティスティングに用い
られるテスタは、テスト用のデータパターンとアドレス
信号を順次発生し、半導体記憶装置をサイクリックに書
き込み／読出し動作させ、その読出しデータを比較回路
で期待値データと順番に比較して、当該半導体記憶装置
の良否判定を行う。しかしながら、テスタが保有すべき
比較回路の数には限界があり、テスト対象とされる半導
体記憶装置の並列出力ビット数が多ければ一度にテスト
する事ができる半導体記憶装置の数は必然的に少なくな
り、多数の半導体記憶装置を一括して能率的にテストす
ることが難しくなってきている。

【０００３】特開平１−２８２７９９号公報には、メモ
リセルアレイからの読出しデータと期待値との比較及び
その比較結果の保持を半導体記憶装置内部の回路で行う
ようにした、テスト回路のオンチップ技術が開示されて
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のテスト回路は、外部で参照されるべきテスト結果
は、読出し動作サイクル時間を最小単位として変化され
る。換言すれば、テスト結果を外部で逐次貯えていっ
て、不良アドレスなどの解析に供するような場合には、
テスタは、半導体記憶装置の読出し動作サイクルに追従
して判定結果を取り込んでいかなければならない。本発
明者の検討によれば、半導体記憶装置のアクセス動作が
高速である場合には、テスタにとってその判定結果を読
み込む時間的な余裕がなくなって、高速アクセス動作に
追従してテストを行えなくなる虞のあることを見出し
た。

【０００５】本発明の目的は、外部で参照されるべきテ
スト結果の出力サイクルを、読出し動作サイクル時間よ
りも長くできる半導体集積回路を提供することにある。
本発明の別の目的は、テストのための読出し動作サイク
ルが高速であっても、テストの判定結果をテスタに取り
込み可能にする半導体集積回路を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、テストモードにおいて、メモリ
セルアレイから読出したデータが期待値データに一致す
るか否かを判定して、その判定結果を読出しサイクル毎
に出力する判定回路を内蔵する。その判定結果を保持し
て外部端子から出力させるために第１のデータラッチ手
段と、第２のデータラッチ手段とを有する。第１及び第
２のデータラッチ手段は、例えば通常の動作モードにお
いてメモリセルアレイからの読出しデータを外部に出力
するための外部端子の数に相当する複数ビットの記憶セ
ルを夫々有し、第１のデータラッチ手段がマスター段を
構成し、第２のデータラッチ手段がスレーブ段を構成す
る。第１のデータラッチ手段は、判定回路の一連の出力
を読出しサイクルに同期して順次別々の記憶セルに保持
する。第２にデータラッチ手段は、該第１のデータラッ
チ手段にラッチされた複数読出しサイクル分のラッチデ
ータを一括してラッチする。該第２のデータラッチ手段
がラッチした並列データは、出力バッファのような出力
回路を介して並列的に前記外部端子から出力される。

【０００９】前記判定回路を比較的簡単に構成するに
は、前記メモリセルアレイから並列的に読出された複数
ビットのデータと前記保持手段の期待値データとをビッ
ト対応で比較する複数個の比較手段と、夫々の比較手段
の各出力がすべて一致するか否かを判定する論理ゲート
手段とによって構成することができる。

【００１０】

【作用】上記した手段によれば、マスタ段を構成する第
１のデータラッチ手段が各読出しサイクル毎に判定結果
を逐次貯えていくとき、第２のデータラッチ手段はそれ
以前に判定された複数読出しサイクル分の判定結果をラ
ッチしてこれを並列的に外部に出力可能にする。例えば
外部端子が４個、第１及び第２のデータラッチ手段が夫
々４ビットとすると、第２のデータラッチ手段は、４読
出しサイクル分の各判定結果を、並列的に４読出しサイ
クルに亘って外部に出力可能に作用する。このことが、
外部で参照されるべきテスト結果の出力サイクルを、読
出し動作サイクル時間よりも長くすることを実現する。

【００１１】

【実施例】図４には本発明の一実施例に係るダイナミッ
クＲＡＭ（ランダム・アクセス・メモリ）が示される。

【００１２】同図に示されるダイナミックＲＡＭ１は、
特に制限されないが、公知のＭＯＳ型半導体集積回路製
造技術によってシリコン基板のような１個の半導体基板
に形成されている。同図において、１０はメモリセルア
レイであり、このメモリセルアレイ１０には、特に制限
されないが、Ｎチャンネル型選択ＭＯＳＦＥＴと蓄積容
量とが直列接続された１トランジスタ形式のダイナミッ
ク型メモリセルＭＣが複数個マトリクス配置されてい
る。メモリセルＭＣは、特に制限されないが、折り返し
データ線方式によってレイアウトされた相補データ線Ｄ
Ｌにそのデータ入出力端子が結合され、メモリセルＭＣ
の選択端子は、対応するワード線ＷＬに結合されてい
る。尚、図では代表的に１個のメモリセルＭＣと１本の
相補データ線ＤＬと１本のワード線ＷＬしか図示されて
いないが、実際にはＸＹ方向に交差的に配置された多数
の相補データ線とワード線との交差的位置に多数のメモ
リセルＭＣがマトリクス配置されている。

【００１３】１２は、外部から与えられるロウアドレス
信号を内部相補アドレス信号にして出力するロウアドレ
スバッファであり、このロウアドレスバッファ１２の後
段には、それによって出力されるロウアドレス信号をデ
コードするためのロウデコーダ１１が配置される。ワー
ドドライバを含む前記ロウデコーダ１１の出力に基づい
て所定のワード線ＷＬを選択レベルに駆動すると、当該
ワード線に選択端子が結合されているメモリセルが選択
され、選択されたメモリセルは対応する相補データ線に
導通される。１３は、外部から与えられるカラムアドレ
ス信号を内部相補アドレス信号にして出力するカラムア
ドレスバッファであり、このカラムアドレスバッファ１
３の後段には、それによって出力されるカラムアドレス
信号をデコードするためのカラムデコーダ１７が配置さ
れる。カラムデコーダ１７の出力はカラム選択回路１５
に与えられる。カラム選択回路１５は、夫々の相補デー
タ線に対応して設けられる図示しないカラム選択スイッ
チを有し、カラム選択スイッチは例えば４対の図示しな
い相補共通データ線の内の所定の線に４個置きに共通接
続され、夫々別々の相補共通データ線に接続される４個
のカラム選択スイッチを１組として各組のカラム選択ス
イッチの選択端子が前記カラムデコーダ１７の対応する
出力端子に共通接続される。カラムデコーダの出力に基
づいてカラム選択回路が動作されると、カラムアドレス
信号に対応する４対の相補データ線が４対の相補共通デ
ータ線に導通される。

【００１４】前記夫々の相補データ線は、特に制限され
ないが、スタティック型センスアンプ１４に結合されて
いる。このセンスアンプ１４は、特に制限されないが、
ＣＭＯＳインバータ回路の入出力端子を相互に交差結合
して構成され、センスアンプ動作信号を受けるパワース
イッチＭＯＳＦＥＴを介して、データ読出し動作時にお
けるカラム選択動作開始前に活性化される。前記ワード
線の選択動作によってメモリセルから相補データ線に与
えられる微小電位差はセンスアンプ１４によって増幅さ
れる。この動作はメモリセルの記憶情報を実質的にリフ
レッシュする。データ読出し動作においては、前記メモ
リセルから出力される微小電位差がセンスアンプ１４の
増幅動作によって増幅されるタイミングを待ってカラム
選択回路１５が動作される。

【００１５】相補共通データ線に読出された４ビットの
データはメインアンプ１８で更に増幅されて後段に出力
され、出力バッファ２２などを介して外部に出力される
ようになっている。また、入力バッファ２１を介して外
部から供給される４ビットの書き込みデータはライトド
ライバ２０で増幅されて相補共通データ線に与えられ
る。本実施例のダイナミックＲＡＭは、外部との間で４
ビット単位で並列的にデータを入出力して、データの書
き込みと読出しを行う。このとき、４ビット分のデータ
入出力端子は２７として図示されている。

【００１６】本実施例のダイナミックＲＡＭ１は、デバ
イステストのための回路として、期待値データ出力回路
３、判定回路４、データラッチ回路５，及びセレクタ２
４などを内蔵し、テスタの負担を軽減する。前記期待値
データ出力回路３は、本実施例に従えばテスト用の４ビ
ットの期待値データを判定回路４に出力する。前記判定
回路４は、前記メインアンプ１８から出力されるメモリ
セルアレイ１０の読出しデータＲＤと前記期待値データ
出力回路３から出力される期待値データＰＤとを入力
し、双方のデータＲＤ，ＰＤが完全一致するかを判定
し、その判定結果を読出しサイクル毎に出力する。前記
データラッチ回路５は前記判定回路の出力を入力とする
マスタ・スレーブの構成を有する。前記セレクタ２４
は、上記メインアンプ１８の出力と判定回路４の出力と
を択一的に、後段の出力バッファ２２に伝達可能とする
もので、本実施例ダイナミックＲＡＭの通常動作モード
においては、メインアンプ１８の出力を選択し、また、
テストモードにおいては、上記データラッチ回路のスレ
ーブ段出力を選択する。

【００１７】２３は、ダイナミックＲＡＭ１の動作モー
ドの設定制御や内部動作タイミング信号の生成を行う制
御回路である。この制御回路２３には、ロウアドレス信
号の有効性若しくはチップ選択を指示するためのロウア
ドレスストローブ信号ＲＡＳ＊（記号＊はロウイネーブ
ルの信号であることを意味する）、カラムアドレス信号
の有効性などを示すカラムアドレスストローブ信号ＣＡ
Ｓ＊、及びデータ書込みを指示するライトイネーブル信
号ＷＥ＊などの各種制御信号が供給され、それら信号レ
ベルの組み合わせなどに基づいて決定される内部動作モ
ード並びに内部動作タイミングを制御する信号などが形
成される。

【００１８】図３にはテストモードの設定手法並びに期
待値データ出力回路の具体例が示される。

【００１９】本実施例のダイナミックＲＡＭ１における
テストモードは、特に制限されないが、図３に示される
ように、ロウアドレスストローブ信号ＲＡＳ＊がロウレ
ベルにされる前に、カラムアドレスストローブ信号ＣＡ
Ｓ＊及びライトイネーブル信号ＷＥ＊がロウレベルにさ
れることによって設定される。このような設定手法はＷ
ＣＢＲと称される。

【００２０】期待値データの設定は、特に制限されない
が、ＷＣＢＲによってテストモードが設定されるときに
入力バッファ２１を介して入力されるデータＤｉｎに基
づく。例えば期待値データ出力回路３が単に期待値デー
タレジスタ３０によって構成される場合、この期待値デ
ータ出力回路３は該入力データＤｉｎそれ自体を期待値
データとして保持し、その期待値データを判定回路４に
与える。また、期待値データ出力回路３を、デコーダ３
１、期待値データ発生回路３２、及び期待値データレジ
スタ３０によって構成することができる。このときデコ
ーダ３１は、ＷＣＢＲによってテストモードが設定され
るときに入力バッファ２１を介して入力されたデータＤ
ｉｎの下位２ビットを解読する。その２ビットにおけ
る”００”は、後続するサイクルで任意の期待値データ
が供給されることを意味する。”０１”は全ビット０の
期待値データであることを意味する。”１０”は全ビッ
ト１の期待値データであることを意味する。デコーダ３
１による判定結果は期待値データ発生回路３２に与えら
れる。期待値データ発生回路３２は、前記”００”を除
いた解読結果に応じて対応する期待値データを発生する
論理を有し、発生した期待値データを期待値データレジ
スタ３０に与える。前記”００”の解読結果に対して
は、その次に外部から与えられるデータを期待値データ
として期待値データレジスタ３０にラッチさせる。

【００２１】図１には前記判定回路４及びデータラッチ
回路５の詳細な一例論理回路が示される。

【００２２】前記判定回路４は、前記メモリセルアレイ
から並列的に読出された４ビットのデータＲＤと前記期
待値データレジスタ３０の期待値データＰＤとをビット
対応で比較する４個の比較回路ＣＭＰ０〜ＣＭＰ３と、
夫々の比較回路ＣＭＰ０〜ＣＭＰ３の各出力がすべて一
致するか否かを判定する論理ゲート手段例えばアンドゲ
ートＡＮＤとを備えて成る。同図から明らかなように、
判定回路４はリードデータＲＤが期待値データＰＤに一
致するか否かの判定結果を読出しサイクル毎に１ビット
で出力する。

【００２３】前記データラッチ回路５は、第１のデータ
ラッチ５０と第２のデータラッチ５１を有する。第１及
び第２のデータラッチ５０，５１は、データ入出力端子
２７の数に相当する４ビットの記憶セルを夫々有し、第
１のデータラッチ５０がマスター段を構成し、第２のデ
ータラッチ５１がスレーブ段を構成する。第１のデータ
ラッチ５０の記憶セルはＭＤＬ０〜ＭＤＬ３として図示
され、夫々は例えばＤ型フリップフロップによって構成
される。同様に第２のデータラッチ５１の記憶セルはＳ
ＤＬ０〜ＳＤＬ３として図示され、夫々は例えばＤ型フ
リップフロップによって構成される。

【００２４】データラッチ５０，５１のラッチ制御は、
前記制御回路２３に含まれるラッチ制御回路２３Ａが行
う。ラッチ制御回路２３Ａは、第１のデータラッチ５０
に対しては個々の記憶セルＭＤＬ０〜ＭＤＬ３に固有の
制御信号φＭ０〜φＭ３を出力し、第２のデータラッチ
５１に対しては全ての記憶セルＳＤＬ０〜ＳＤＬ３に共
通の制御信号φＳを出力する。制御信号φＭ０，φＭ
１，φＭ２，φＭ３は、テストモードにおけるリードサ
イクル毎の読出しデータが確定するタイミングを以って
当該リードサイクル期間にデータラッチの指示レベルに
されるが、毎リードサイクル毎に全てがデータラッチの
指示レベルにはされず、リードサイクル毎に順番に且つ
サイクリックにデータラッチの指示レベルにされる。制
御信号φＳは４回のリードサイクル毎にデータラッチの
指示レベルにされる。したがって、第１のデータラッチ
５０は、テストモードにおけるリードサイクル毎にアン
ドゲートＡＮＤから出力される一連の判定結果をリード
サイクルに同期して順次別々の記憶セルに保持してい
く。第２のデータラッチ５１は、４回のリードサイクル
で第１のデータラッチ５０に得られた４ビットの判定結
果を一括してラッチする。この第２のデータラッチ５１
がラッチした４ビットの判定結果は、セレクタ２４及び
力バッファ２２介して並列的に前記外部端子２７から出
力される。

【００２５】図２には本実施例に係るダイナミックＤＲ
ＡＭのテスト動作の一例タイミングチャートが示され
る。

【００２６】テストに当たり本実施例のダイナミックＲ
ＡＭは図示しないテスタに接続され、アドレス、デー
タ、及びアクセス制御信号をやりとり可能にインタフェ
ースされる。先ずテスタは、ＷＣＢＲ形式でダイナミッ
クＲＡＭ１にテストモードを設定する。このときテスタ
から供給されるデータによって期待値データが期待値デ
ータレジスタ３０に設定される。そして期待値データに
対応するテストデータが例えば全てのメモリセルに書き
込まれ、次いで書込まれたデータに対するリードサイク
ルが順次起動される。図２において、リードサイクル
（ｎ）でメモリセルアレイ１０から読出された４ビット
の読出しデータは比較回路ＣＭＰ０〜ＣＭＰ３にて期待
値データと比較される。比較回路ＣＭＰ０〜ＣＭＰ３は
双方の入力が一致している場合にハイレベルの信号を出
力する。各ビットの比較結果はアンドゲートＡＮＤに入
力されることによって、リードデータと期待値データと
が完全一致しているか否かが判定される。このリードサ
イクル（ｎ）における判定結果は記憶セルＭＤＬ０にラ
ッチされる。同様に次のリードサイクル（ｎ＋１）では
判定結果が記憶セルＭＤＬ１にラッチされ、リードサイ
クル（ｎ＋２）では判定結果が記憶セルＭＤＬ２にラッ
チされ、リードサイクル（ｎ＋３）では判定結果が記憶
セルＭＤＬ３にラッチされる。そして記憶セルＭＤＬ３
に判定結果がラッチされると、第１のデータラッチ５０
が保持する４リードサイクル分の判定結果を第２のデー
タラッチ５１の記憶セルＳＤＬ０〜ＳＤＬ３が並列的に
ラッチする。第２のデータラッチ５１にラッチされた判
定結果はセレクタ２４及び出力バッファ２２を介して外
部端子２７から並列的に外部に出力される。この出力状
態は概ねリードサイクル（ｎ＋３）〜（ｎ＋６）迄の４
リードサイクル分維持される。テスタは、その４リード
サイクル分の期間を利用して、４ビットの判定結果を取
り込んで内部に記憶したりする処理を行うことができ
る。

【００２７】上記実施例によれば、テスタはダイナミッ
クＲＡＭの４回のリードサイクルに１回の割合で判定結
果を取り込んで処理すればよいから、ダイナミックＲＡ
Ｍの高速化に対してテスタ側での対処を極めて容易化で
きるという効果がある。換言すれば、テスタが参照すべ
き判定結果の出力波形が安定化しないまま次のデータに
よってその出力波形が変化されることによって、高速動
作されるダイナミックＲＡＭに対するプローブテストの
ようなテストを行うことができないという事態を防止す
ることができる。

【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２９】例えば、判定回路の構成は図１に限定され
ず適宜変更可能である。また、判定回路を比較回路と論
理ゲート手段によって構成するとき、当該論理ゲート手
段はアンドゲートに限定されず比較回路の構成若しくは
判定規約などにしたがってその他の論理ゲートなどを採
用することができる。また並列入出力ビット数は４ビッ
トに限定されず適宜変更可能である。これに応じて第１
及び第２データラッチのビット数なども変更できる。更
に、テストモードの設定手法についてもＷＣＢＲ方式に
限定されない。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミックＲＡＭに適用した場合について説明したが本発
明はそれに限定されず、その他のメモリＬＳＩさらには
マイクロコンピュータなどの論理ＬＳＩのオンチップメ
モリなどに広く適用することができる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３１】すなわち、データの並列出力ビット数がｉ
ビットのとき、マスタ・スレーブ構成の第１及び第２の
データラッチ手段を夫々最大限ｉビットとすれば、第２
データラッチ手段は、テストモードにおけるｉ回のメモ
リリードサイクル毎に内部での判定結果をラッチして外
部に並列出力可能にするから、外部で参照されるべきテ
スト結果の出力サイクルを、読出し動作サイクル時間よ
りも長くすることができる。

【００３２】テスタはテストモードが設定された半導体
集積回路のｉ回のリードサイクルに１回の割合で判定結
果を取り込んで処理すればよいから、テスト対象とされ
る半導体集積回路のアクセス速度の高速化に対してテス
タ側での対処を極めて容易化できるという効果がある。

【００３３】上記により、テスタが参照すべき判定結果
の出力波形が安定化しないまま次の判定結果データによ
ってその出力波形が変化されることによって、高速化さ
れた半導体集積回路に対するプローブテストのようなテ
ストを行うことができないという事態の防止、更にはテ
ストの信頼性向上に寄与する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るダイナミックＲＡＭに
含まれる判定回路及びデータラッチ回路の詳細な一例論
理回路である。

【図２】本発明の一実施例に係るダイナミックＤＲＡＭ
のテスト動作の一例タイミングチャートである。

【図３】本発明の一実施例に係るダイナミックＤＲＡＭ
のテストモードの設定手法並びに期待値データ出力回路
の具体例を示す説明図である。

【図４】本発明の一実施例に係るダイナミックＲＡＭの
全体ブロック図である。

【符号の説明】

１ ダイナミックＲＡＭ ３ 期待値データ出力回路 ３０ 期待値データレジスタ ３１ デコーダ ３２ 期待値データ発生回路 ４ 判定回路 ＣＭＰ０〜ＣＭＰ３ 比較回路 ＡＮＤ アンドゲート ＲＤ リードデータ ＰＤ 期待値データ ５ データラッチ回路 ５０ 第１のデータラッチ ＭＤＬ０〜ＭＤＬ３ 第１のデータラッチの記憶セル ５２ 第２のデータラッチ ＳＤＬ０〜ＳＤＬ３ 第２のデータラッチの記憶セル １０ メモリセルアレイ ２２ 出力バッファ ２３Ａ ラッチ制御回路 ２４ セレクタ ２７ 外部端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部に対して複数ビットのデータを並列
   的出力するための複数個の外部端子を備えた半導体集積
   回路であって、 データの書き込み読出し可能なメモリセルを複数個配置
   したメモリセルアレイと、 テストのための期待値データを保持する保持手段と、 前記メモリセルアレイから読出したデータが前記保持手
   段の期待値データに一致するか否かを判定して、その判
   定結果を読出しサイクル毎に出力する判定回路と、 判定回路の出力ビットを読出しサイクルに同期して別々
   に保持する複数ビットの第１のデータラッチ手段と、 該第１のデータラッチ手段にラッチされた複数読出しサ
   イクル分のラッチデータを一括してラッチする第２のデ
   ータラッチ手段と、 該第２のデータラッチ手段がラッチしたデータを並列的
   に前記外部端子から出力させる出力手段と、 を備えて成るものであることを特徴とする半導体集積回
   路。
2. 【請求項２】 前記判定回路は、前記メモリセルアレイ
   から並列的に読出された複数ビットのデータと前記保持
   手段の期待値データとをビット対応で比較する複数個の
   比較手段と、夫々の比較手段の各出力がすべて一致する
   か否かを判定する論理ゲート手段とを備えて成るもので
   あることを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記第１のデータラッチ手段及び第２の
   データラッチ手段は、前記外部端子の数に呼応するビッ
   ト数を夫々備えて成るものであることを特徴とする請求
   項１又は２記載の半導体集積回路。