JPH06119778A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06119778A JPH06119778A JP4292082A JP29208292A JPH06119778A JP H06119778 A JPH06119778 A JP H06119778A JP 4292082 A JP4292082 A JP 4292082A JP 29208292 A JP29208292 A JP 29208292A JP H06119778 A JPH06119778 A JP H06119778A
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Abstract
(57)【要約】
【目的】 外部で参照されるべきテスト結果の出力サイ
クルを、読出し動作サイクル時間よりも長くできる半導
体集積回路を提供することにある。 【構成】 テストモードにおいてメモリセルアレイから
読出したデータが期待値データに一致するか否かを判定
して、その判定結果を読出しサイクル毎に出力する判定
回路4を有する。マスタ段を構成する第1のデータラッ
チ50が各読出しサイクル毎に判定結果を逐次貯えてい
くとき、第2のデータラッチ51はそれ以前に判定され
た複数読出しサイクル分の判定結果をラッチし、これを
並列的に外部に出力可能にする。外部端子が4個、第1
及び第2のデータラッチが夫々4ビットとすると、第2
のデータラッチは、4読出しサイクル分の各判定結果
を、並列的に4読出しサイクルに亘って外部に出力す
る。
クルを、読出し動作サイクル時間よりも長くできる半導
体集積回路を提供することにある。 【構成】 テストモードにおいてメモリセルアレイから
読出したデータが期待値データに一致するか否かを判定
して、その判定結果を読出しサイクル毎に出力する判定
回路4を有する。マスタ段を構成する第1のデータラッ
チ50が各読出しサイクル毎に判定結果を逐次貯えてい
くとき、第2のデータラッチ51はそれ以前に判定され
た複数読出しサイクル分の判定結果をラッチし、これを
並列的に外部に出力可能にする。外部端子が4個、第1
及び第2のデータラッチが夫々4ビットとすると、第2
のデータラッチは、4読出しサイクル分の各判定結果
を、並列的に4読出しサイクルに亘って外部に出力す
る。
Description
【0001】
【産業上の利用分野】本発明は、メモリセルアレイを備
えた半導体集積回路のテスト技術に関し、例えばテスト
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。
えた半導体集積回路のテスト技術に関し、例えばテスト
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。
【0002】
【従来の技術】半導体記憶装置のティスティングに用い
られるテスタは、テスト用のデータパターンとアドレス
信号を順次発生し、半導体記憶装置をサイクリックに書
き込み/読出し動作させ、その読出しデータを比較回路
で期待値データと順番に比較して、当該半導体記憶装置
の良否判定を行う。しかしながら、テスタが保有すべき
比較回路の数には限界があり、テスト対象とされる半導
体記憶装置の並列出力ビット数が多ければ一度にテスト
する事ができる半導体記憶装置の数は必然的に少なくな
り、多数の半導体記憶装置を一括して能率的にテストす
ることが難しくなってきている。
られるテスタは、テスト用のデータパターンとアドレス
信号を順次発生し、半導体記憶装置をサイクリックに書
き込み/読出し動作させ、その読出しデータを比較回路
で期待値データと順番に比較して、当該半導体記憶装置
の良否判定を行う。しかしながら、テスタが保有すべき
比較回路の数には限界があり、テスト対象とされる半導
体記憶装置の並列出力ビット数が多ければ一度にテスト
する事ができる半導体記憶装置の数は必然的に少なくな
り、多数の半導体記憶装置を一括して能率的にテストす
ることが難しくなってきている。
【0003】特開平1−282799号公報には、メモ
リセルアレイからの読出しデータと期待値との比較及び
その比較結果の保持を半導体記憶装置内部の回路で行う
ようにした、テスト回路のオンチップ技術が開示されて
いる。
リセルアレイからの読出しデータと期待値との比較及び
その比較結果の保持を半導体記憶装置内部の回路で行う
ようにした、テスト回路のオンチップ技術が開示されて
いる。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来のテスト回路は、外部で参照されるべきテスト結果
は、読出し動作サイクル時間を最小単位として変化され
る。換言すれば、テスト結果を外部で逐次貯えていっ
て、不良アドレスなどの解析に供するような場合には、
テスタは、半導体記憶装置の読出し動作サイクルに追従
して判定結果を取り込んでいかなければならない。本発
明者の検討によれば、半導体記憶装置のアクセス動作が
高速である場合には、テスタにとってその判定結果を読
み込む時間的な余裕がなくなって、高速アクセス動作に
追従してテストを行えなくなる虞のあることを見出し
た。
来のテスト回路は、外部で参照されるべきテスト結果
は、読出し動作サイクル時間を最小単位として変化され
る。換言すれば、テスト結果を外部で逐次貯えていっ
て、不良アドレスなどの解析に供するような場合には、
テスタは、半導体記憶装置の読出し動作サイクルに追従
して判定結果を取り込んでいかなければならない。本発
明者の検討によれば、半導体記憶装置のアクセス動作が
高速である場合には、テスタにとってその判定結果を読
み込む時間的な余裕がなくなって、高速アクセス動作に
追従してテストを行えなくなる虞のあることを見出し
た。
【0005】本発明の目的は、外部で参照されるべきテ
スト結果の出力サイクルを、読出し動作サイクル時間よ
りも長くできる半導体集積回路を提供することにある。
本発明の別の目的は、テストのための読出し動作サイク
ルが高速であっても、テストの判定結果をテスタに取り
込み可能にする半導体集積回路を提供することにある。
スト結果の出力サイクルを、読出し動作サイクル時間よ
りも長くできる半導体集積回路を提供することにある。
本発明の別の目的は、テストのための読出し動作サイク
ルが高速であっても、テストの判定結果をテスタに取り
込み可能にする半導体集積回路を提供することにある。
【0006】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0008】すなわち、テストモードにおいて、メモリ
セルアレイから読出したデータが期待値データに一致す
るか否かを判定して、その判定結果を読出しサイクル毎
に出力する判定回路を内蔵する。その判定結果を保持し
て外部端子から出力させるために第1のデータラッチ手
段と、第2のデータラッチ手段とを有する。第1及び第
2のデータラッチ手段は、例えば通常の動作モードにお
いてメモリセルアレイからの読出しデータを外部に出力
するための外部端子の数に相当する複数ビットの記憶セ
ルを夫々有し、第1のデータラッチ手段がマスター段を
構成し、第2のデータラッチ手段がスレーブ段を構成す
る。第1のデータラッチ手段は、判定回路の一連の出力
を読出しサイクルに同期して順次別々の記憶セルに保持
する。第2にデータラッチ手段は、該第1のデータラッ
チ手段にラッチされた複数読出しサイクル分のラッチデ
ータを一括してラッチする。該第2のデータラッチ手段
がラッチした並列データは、出力バッファのような出力
回路を介して並列的に前記外部端子から出力される。
セルアレイから読出したデータが期待値データに一致す
るか否かを判定して、その判定結果を読出しサイクル毎
に出力する判定回路を内蔵する。その判定結果を保持し
て外部端子から出力させるために第1のデータラッチ手
段と、第2のデータラッチ手段とを有する。第1及び第
2のデータラッチ手段は、例えば通常の動作モードにお
いてメモリセルアレイからの読出しデータを外部に出力
するための外部端子の数に相当する複数ビットの記憶セ
ルを夫々有し、第1のデータラッチ手段がマスター段を
構成し、第2のデータラッチ手段がスレーブ段を構成す
る。第1のデータラッチ手段は、判定回路の一連の出力
を読出しサイクルに同期して順次別々の記憶セルに保持
する。第2にデータラッチ手段は、該第1のデータラッ
チ手段にラッチされた複数読出しサイクル分のラッチデ
ータを一括してラッチする。該第2のデータラッチ手段
がラッチした並列データは、出力バッファのような出力
回路を介して並列的に前記外部端子から出力される。
【0009】前記判定回路を比較的簡単に構成するに
は、前記メモリセルアレイから並列的に読出された複数
ビットのデータと前記保持手段の期待値データとをビッ
ト対応で比較する複数個の比較手段と、夫々の比較手段
の各出力がすべて一致するか否かを判定する論理ゲート
手段とによって構成することができる。
は、前記メモリセルアレイから並列的に読出された複数
ビットのデータと前記保持手段の期待値データとをビッ
ト対応で比較する複数個の比較手段と、夫々の比較手段
の各出力がすべて一致するか否かを判定する論理ゲート
手段とによって構成することができる。
【0010】
【作用】上記した手段によれば、マスタ段を構成する第
1のデータラッチ手段が各読出しサイクル毎に判定結果
を逐次貯えていくとき、第2のデータラッチ手段はそれ
以前に判定された複数読出しサイクル分の判定結果をラ
ッチしてこれを並列的に外部に出力可能にする。例えば
外部端子が4個、第1及び第2のデータラッチ手段が夫
々4ビットとすると、第2のデータラッチ手段は、4読
出しサイクル分の各判定結果を、並列的に4読出しサイ
クルに亘って外部に出力可能に作用する。このことが、
外部で参照されるべきテスト結果の出力サイクルを、読
出し動作サイクル時間よりも長くすることを実現する。
1のデータラッチ手段が各読出しサイクル毎に判定結果
を逐次貯えていくとき、第2のデータラッチ手段はそれ
以前に判定された複数読出しサイクル分の判定結果をラ
ッチしてこれを並列的に外部に出力可能にする。例えば
外部端子が4個、第1及び第2のデータラッチ手段が夫
々4ビットとすると、第2のデータラッチ手段は、4読
出しサイクル分の各判定結果を、並列的に4読出しサイ
クルに亘って外部に出力可能に作用する。このことが、
外部で参照されるべきテスト結果の出力サイクルを、読
出し動作サイクル時間よりも長くすることを実現する。
【0011】
【実施例】図4には本発明の一実施例に係るダイナミッ
クRAM(ランダム・アクセス・メモリ)が示される。
クRAM(ランダム・アクセス・メモリ)が示される。
【0012】同図に示されるダイナミックRAM1は、
特に制限されないが、公知のMOS型半導体集積回路製
造技術によってシリコン基板のような1個の半導体基板
に形成されている。同図において、10はメモリセルア
レイであり、このメモリセルアレイ10には、特に制限
されないが、Nチャンネル型選択MOSFETと蓄積容
量とが直列接続された1トランジスタ形式のダイナミッ
ク型メモリセルMCが複数個マトリクス配置されてい
る。メモリセルMCは、特に制限されないが、折り返し
データ線方式によってレイアウトされた相補データ線D
Lにそのデータ入出力端子が結合され、メモリセルMC
の選択端子は、対応するワード線WLに結合されてい
る。尚、図では代表的に1個のメモリセルMCと1本の
相補データ線DLと1本のワード線WLしか図示されて
いないが、実際にはXY方向に交差的に配置された多数
の相補データ線とワード線との交差的位置に多数のメモ
リセルMCがマトリクス配置されている。
特に制限されないが、公知のMOS型半導体集積回路製
造技術によってシリコン基板のような1個の半導体基板
に形成されている。同図において、10はメモリセルア
レイであり、このメモリセルアレイ10には、特に制限
されないが、Nチャンネル型選択MOSFETと蓄積容
量とが直列接続された1トランジスタ形式のダイナミッ
ク型メモリセルMCが複数個マトリクス配置されてい
る。メモリセルMCは、特に制限されないが、折り返し
データ線方式によってレイアウトされた相補データ線D
Lにそのデータ入出力端子が結合され、メモリセルMC
の選択端子は、対応するワード線WLに結合されてい
る。尚、図では代表的に1個のメモリセルMCと1本の
相補データ線DLと1本のワード線WLしか図示されて
いないが、実際にはXY方向に交差的に配置された多数
の相補データ線とワード線との交差的位置に多数のメモ
リセルMCがマトリクス配置されている。
【0013】12は、外部から与えられるロウアドレス
信号を内部相補アドレス信号にして出力するロウアドレ
スバッファであり、このロウアドレスバッファ12の後
段には、それによって出力されるロウアドレス信号をデ
コードするためのロウデコーダ11が配置される。ワー
ドドライバを含む前記ロウデコーダ11の出力に基づい
て所定のワード線WLを選択レベルに駆動すると、当該
ワード線に選択端子が結合されているメモリセルが選択
され、選択されたメモリセルは対応する相補データ線に
導通される。13は、外部から与えられるカラムアドレ
ス信号を内部相補アドレス信号にして出力するカラムア
ドレスバッファであり、このカラムアドレスバッファ1
3の後段には、それによって出力されるカラムアドレス
信号をデコードするためのカラムデコーダ17が配置さ
れる。カラムデコーダ17の出力はカラム選択回路15
に与えられる。カラム選択回路15は、夫々の相補デー
タ線に対応して設けられる図示しないカラム選択スイッ
チを有し、カラム選択スイッチは例えば4対の図示しな
い相補共通データ線の内の所定の線に4個置きに共通接
続され、夫々別々の相補共通データ線に接続される4個
のカラム選択スイッチを1組として各組のカラム選択ス
イッチの選択端子が前記カラムデコーダ17の対応する
出力端子に共通接続される。カラムデコーダの出力に基
づいてカラム選択回路が動作されると、カラムアドレス
信号に対応する4対の相補データ線が4対の相補共通デ
ータ線に導通される。
信号を内部相補アドレス信号にして出力するロウアドレ
スバッファであり、このロウアドレスバッファ12の後
段には、それによって出力されるロウアドレス信号をデ
コードするためのロウデコーダ11が配置される。ワー
ドドライバを含む前記ロウデコーダ11の出力に基づい
て所定のワード線WLを選択レベルに駆動すると、当該
ワード線に選択端子が結合されているメモリセルが選択
され、選択されたメモリセルは対応する相補データ線に
導通される。13は、外部から与えられるカラムアドレ
ス信号を内部相補アドレス信号にして出力するカラムア
ドレスバッファであり、このカラムアドレスバッファ1
3の後段には、それによって出力されるカラムアドレス
信号をデコードするためのカラムデコーダ17が配置さ
れる。カラムデコーダ17の出力はカラム選択回路15
に与えられる。カラム選択回路15は、夫々の相補デー
タ線に対応して設けられる図示しないカラム選択スイッ
チを有し、カラム選択スイッチは例えば4対の図示しな
い相補共通データ線の内の所定の線に4個置きに共通接
続され、夫々別々の相補共通データ線に接続される4個
のカラム選択スイッチを1組として各組のカラム選択ス
イッチの選択端子が前記カラムデコーダ17の対応する
出力端子に共通接続される。カラムデコーダの出力に基
づいてカラム選択回路が動作されると、カラムアドレス
信号に対応する4対の相補データ線が4対の相補共通デ
ータ線に導通される。
【0014】前記夫々の相補データ線は、特に制限され
ないが、スタティック型センスアンプ14に結合されて
いる。このセンスアンプ14は、特に制限されないが、
CMOSインバータ回路の入出力端子を相互に交差結合
して構成され、センスアンプ動作信号を受けるパワース
イッチMOSFETを介して、データ読出し動作時にお
けるカラム選択動作開始前に活性化される。前記ワード
線の選択動作によってメモリセルから相補データ線に与
えられる微小電位差はセンスアンプ14によって増幅さ
れる。この動作はメモリセルの記憶情報を実質的にリフ
レッシュする。データ読出し動作においては、前記メモ
リセルから出力される微小電位差がセンスアンプ14の
増幅動作によって増幅されるタイミングを待ってカラム
選択回路15が動作される。
ないが、スタティック型センスアンプ14に結合されて
いる。このセンスアンプ14は、特に制限されないが、
CMOSインバータ回路の入出力端子を相互に交差結合
して構成され、センスアンプ動作信号を受けるパワース
イッチMOSFETを介して、データ読出し動作時にお
けるカラム選択動作開始前に活性化される。前記ワード
線の選択動作によってメモリセルから相補データ線に与
えられる微小電位差はセンスアンプ14によって増幅さ
れる。この動作はメモリセルの記憶情報を実質的にリフ
レッシュする。データ読出し動作においては、前記メモ
リセルから出力される微小電位差がセンスアンプ14の
増幅動作によって増幅されるタイミングを待ってカラム
選択回路15が動作される。
【0015】相補共通データ線に読出された4ビットの
データはメインアンプ18で更に増幅されて後段に出力
され、出力バッファ22などを介して外部に出力される
ようになっている。また、入力バッファ21を介して外
部から供給される4ビットの書き込みデータはライトド
ライバ20で増幅されて相補共通データ線に与えられ
る。本実施例のダイナミックRAMは、外部との間で4
ビット単位で並列的にデータを入出力して、データの書
き込みと読出しを行う。このとき、4ビット分のデータ
入出力端子は27として図示されている。
データはメインアンプ18で更に増幅されて後段に出力
され、出力バッファ22などを介して外部に出力される
ようになっている。また、入力バッファ21を介して外
部から供給される4ビットの書き込みデータはライトド
ライバ20で増幅されて相補共通データ線に与えられ
る。本実施例のダイナミックRAMは、外部との間で4
ビット単位で並列的にデータを入出力して、データの書
き込みと読出しを行う。このとき、4ビット分のデータ
入出力端子は27として図示されている。
【0016】本実施例のダイナミックRAM1は、デバ
イステストのための回路として、期待値データ出力回路
3、判定回路4、データラッチ回路5,及びセレクタ2
4などを内蔵し、テスタの負担を軽減する。前記期待値
データ出力回路3は、本実施例に従えばテスト用の4ビ
ットの期待値データを判定回路4に出力する。前記判定
回路4は、前記メインアンプ18から出力されるメモリ
セルアレイ10の読出しデータRDと前記期待値データ
出力回路3から出力される期待値データPDとを入力
し、双方のデータRD,PDが完全一致するかを判定
し、その判定結果を読出しサイクル毎に出力する。前記
データラッチ回路5は前記判定回路の出力を入力とする
マスタ・スレーブの構成を有する。前記セレクタ24
は、上記メインアンプ18の出力と判定回路4の出力と
を択一的に、後段の出力バッファ22に伝達可能とする
もので、本実施例ダイナミックRAMの通常動作モード
においては、メインアンプ18の出力を選択し、また、
テストモードにおいては、上記データラッチ回路のスレ
ーブ段出力を選択する。
イステストのための回路として、期待値データ出力回路
3、判定回路4、データラッチ回路5,及びセレクタ2
4などを内蔵し、テスタの負担を軽減する。前記期待値
データ出力回路3は、本実施例に従えばテスト用の4ビ
ットの期待値データを判定回路4に出力する。前記判定
回路4は、前記メインアンプ18から出力されるメモリ
セルアレイ10の読出しデータRDと前記期待値データ
出力回路3から出力される期待値データPDとを入力
し、双方のデータRD,PDが完全一致するかを判定
し、その判定結果を読出しサイクル毎に出力する。前記
データラッチ回路5は前記判定回路の出力を入力とする
マスタ・スレーブの構成を有する。前記セレクタ24
は、上記メインアンプ18の出力と判定回路4の出力と
を択一的に、後段の出力バッファ22に伝達可能とする
もので、本実施例ダイナミックRAMの通常動作モード
においては、メインアンプ18の出力を選択し、また、
テストモードにおいては、上記データラッチ回路のスレ
ーブ段出力を選択する。
【0017】23は、ダイナミックRAM1の動作モー
ドの設定制御や内部動作タイミング信号の生成を行う制
御回路である。この制御回路23には、ロウアドレス信
号の有効性若しくはチップ選択を指示するためのロウア
ドレスストローブ信号RAS*(記号*はロウイネーブ
ルの信号であることを意味する)、カラムアドレス信号
の有効性などを示すカラムアドレスストローブ信号CA
S*、及びデータ書込みを指示するライトイネーブル信
号WE*などの各種制御信号が供給され、それら信号レ
ベルの組み合わせなどに基づいて決定される内部動作モ
ード並びに内部動作タイミングを制御する信号などが形
成される。
ドの設定制御や内部動作タイミング信号の生成を行う制
御回路である。この制御回路23には、ロウアドレス信
号の有効性若しくはチップ選択を指示するためのロウア
ドレスストローブ信号RAS*(記号*はロウイネーブ
ルの信号であることを意味する)、カラムアドレス信号
の有効性などを示すカラムアドレスストローブ信号CA
S*、及びデータ書込みを指示するライトイネーブル信
号WE*などの各種制御信号が供給され、それら信号レ
ベルの組み合わせなどに基づいて決定される内部動作モ
ード並びに内部動作タイミングを制御する信号などが形
成される。
【0018】図3にはテストモードの設定手法並びに期
待値データ出力回路の具体例が示される。
待値データ出力回路の具体例が示される。
【0019】本実施例のダイナミックRAM1における
テストモードは、特に制限されないが、図3に示される
ように、ロウアドレスストローブ信号RAS*がロウレ
ベルにされる前に、カラムアドレスストローブ信号CA
S*及びライトイネーブル信号WE*がロウレベルにさ
れることによって設定される。このような設定手法はW
CBRと称される。
テストモードは、特に制限されないが、図3に示される
ように、ロウアドレスストローブ信号RAS*がロウレ
ベルにされる前に、カラムアドレスストローブ信号CA
S*及びライトイネーブル信号WE*がロウレベルにさ
れることによって設定される。このような設定手法はW
CBRと称される。
【0020】期待値データの設定は、特に制限されない
が、WCBRによってテストモードが設定されるときに
入力バッファ21を介して入力されるデータDinに基
づく。例えば期待値データ出力回路3が単に期待値デー
タレジスタ30によって構成される場合、この期待値デ
ータ出力回路3は該入力データDinそれ自体を期待値
データとして保持し、その期待値データを判定回路4に
与える。また、期待値データ出力回路3を、デコーダ3
1、期待値データ発生回路32、及び期待値データレジ
スタ30によって構成することができる。このときデコ
ーダ31は、WCBRによってテストモードが設定され
るときに入力バッファ21を介して入力されたデータD
inの下位2ビットを解読する。その2ビットにおけ
る”00”は、後続するサイクルで任意の期待値データ
が供給されることを意味する。”01”は全ビット0の
期待値データであることを意味する。”10”は全ビッ
ト1の期待値データであることを意味する。デコーダ3
1による判定結果は期待値データ発生回路32に与えら
れる。期待値データ発生回路32は、前記”00”を除
いた解読結果に応じて対応する期待値データを発生する
論理を有し、発生した期待値データを期待値データレジ
スタ30に与える。前記”00”の解読結果に対して
は、その次に外部から与えられるデータを期待値データ
として期待値データレジスタ30にラッチさせる。
が、WCBRによってテストモードが設定されるときに
入力バッファ21を介して入力されるデータDinに基
づく。例えば期待値データ出力回路3が単に期待値デー
タレジスタ30によって構成される場合、この期待値デ
ータ出力回路3は該入力データDinそれ自体を期待値
データとして保持し、その期待値データを判定回路4に
与える。また、期待値データ出力回路3を、デコーダ3
1、期待値データ発生回路32、及び期待値データレジ
スタ30によって構成することができる。このときデコ
ーダ31は、WCBRによってテストモードが設定され
るときに入力バッファ21を介して入力されたデータD
inの下位2ビットを解読する。その2ビットにおけ
る”00”は、後続するサイクルで任意の期待値データ
が供給されることを意味する。”01”は全ビット0の
期待値データであることを意味する。”10”は全ビッ
ト1の期待値データであることを意味する。デコーダ3
1による判定結果は期待値データ発生回路32に与えら
れる。期待値データ発生回路32は、前記”00”を除
いた解読結果に応じて対応する期待値データを発生する
論理を有し、発生した期待値データを期待値データレジ
スタ30に与える。前記”00”の解読結果に対して
は、その次に外部から与えられるデータを期待値データ
として期待値データレジスタ30にラッチさせる。
【0021】図1には前記判定回路4及びデータラッチ
回路5の詳細な一例論理回路が示される。
回路5の詳細な一例論理回路が示される。
【0022】前記判定回路4は、前記メモリセルアレイ
から並列的に読出された4ビットのデータRDと前記期
待値データレジスタ30の期待値データPDとをビット
対応で比較する4個の比較回路CMP0〜CMP3と、
夫々の比較回路CMP0〜CMP3の各出力がすべて一
致するか否かを判定する論理ゲート手段例えばアンドゲ
ートANDとを備えて成る。同図から明らかなように、
判定回路4はリードデータRDが期待値データPDに一
致するか否かの判定結果を読出しサイクル毎に1ビット
で出力する。
から並列的に読出された4ビットのデータRDと前記期
待値データレジスタ30の期待値データPDとをビット
対応で比較する4個の比較回路CMP0〜CMP3と、
夫々の比較回路CMP0〜CMP3の各出力がすべて一
致するか否かを判定する論理ゲート手段例えばアンドゲ
ートANDとを備えて成る。同図から明らかなように、
判定回路4はリードデータRDが期待値データPDに一
致するか否かの判定結果を読出しサイクル毎に1ビット
で出力する。
【0023】前記データラッチ回路5は、第1のデータ
ラッチ50と第2のデータラッチ51を有する。第1及
び第2のデータラッチ50,51は、データ入出力端子
27の数に相当する4ビットの記憶セルを夫々有し、第
1のデータラッチ50がマスター段を構成し、第2のデ
ータラッチ51がスレーブ段を構成する。第1のデータ
ラッチ50の記憶セルはMDL0〜MDL3として図示
され、夫々は例えばD型フリップフロップによって構成
される。同様に第2のデータラッチ51の記憶セルはS
DL0〜SDL3として図示され、夫々は例えばD型フ
リップフロップによって構成される。
ラッチ50と第2のデータラッチ51を有する。第1及
び第2のデータラッチ50,51は、データ入出力端子
27の数に相当する4ビットの記憶セルを夫々有し、第
1のデータラッチ50がマスター段を構成し、第2のデ
ータラッチ51がスレーブ段を構成する。第1のデータ
ラッチ50の記憶セルはMDL0〜MDL3として図示
され、夫々は例えばD型フリップフロップによって構成
される。同様に第2のデータラッチ51の記憶セルはS
DL0〜SDL3として図示され、夫々は例えばD型フ
リップフロップによって構成される。
【0024】データラッチ50,51のラッチ制御は、
前記制御回路23に含まれるラッチ制御回路23Aが行
う。ラッチ制御回路23Aは、第1のデータラッチ50
に対しては個々の記憶セルMDL0〜MDL3に固有の
制御信号φM0〜φM3を出力し、第2のデータラッチ
51に対しては全ての記憶セルSDL0〜SDL3に共
通の制御信号φSを出力する。制御信号φM0,φM
1,φM2,φM3は、テストモードにおけるリードサ
イクル毎の読出しデータが確定するタイミングを以って
当該リードサイクル期間にデータラッチの指示レベルに
されるが、毎リードサイクル毎に全てがデータラッチの
指示レベルにはされず、リードサイクル毎に順番に且つ
サイクリックにデータラッチの指示レベルにされる。制
御信号φSは4回のリードサイクル毎にデータラッチの
指示レベルにされる。したがって、第1のデータラッチ
50は、テストモードにおけるリードサイクル毎にアン
ドゲートANDから出力される一連の判定結果をリード
サイクルに同期して順次別々の記憶セルに保持してい
く。第2のデータラッチ51は、4回のリードサイクル
で第1のデータラッチ50に得られた4ビットの判定結
果を一括してラッチする。この第2のデータラッチ51
がラッチした4ビットの判定結果は、セレクタ24及び
力バッファ22介して並列的に前記外部端子27から出
力される。
前記制御回路23に含まれるラッチ制御回路23Aが行
う。ラッチ制御回路23Aは、第1のデータラッチ50
に対しては個々の記憶セルMDL0〜MDL3に固有の
制御信号φM0〜φM3を出力し、第2のデータラッチ
51に対しては全ての記憶セルSDL0〜SDL3に共
通の制御信号φSを出力する。制御信号φM0,φM
1,φM2,φM3は、テストモードにおけるリードサ
イクル毎の読出しデータが確定するタイミングを以って
当該リードサイクル期間にデータラッチの指示レベルに
されるが、毎リードサイクル毎に全てがデータラッチの
指示レベルにはされず、リードサイクル毎に順番に且つ
サイクリックにデータラッチの指示レベルにされる。制
御信号φSは4回のリードサイクル毎にデータラッチの
指示レベルにされる。したがって、第1のデータラッチ
50は、テストモードにおけるリードサイクル毎にアン
ドゲートANDから出力される一連の判定結果をリード
サイクルに同期して順次別々の記憶セルに保持してい
く。第2のデータラッチ51は、4回のリードサイクル
で第1のデータラッチ50に得られた4ビットの判定結
果を一括してラッチする。この第2のデータラッチ51
がラッチした4ビットの判定結果は、セレクタ24及び
力バッファ22介して並列的に前記外部端子27から出
力される。
【0025】図2には本実施例に係るダイナミックDR
AMのテスト動作の一例タイミングチャートが示され
る。
AMのテスト動作の一例タイミングチャートが示され
る。
【0026】テストに当たり本実施例のダイナミックR
AMは図示しないテスタに接続され、アドレス、デー
タ、及びアクセス制御信号をやりとり可能にインタフェ
ースされる。先ずテスタは、WCBR形式でダイナミッ
クRAM1にテストモードを設定する。このときテスタ
から供給されるデータによって期待値データが期待値デ
ータレジスタ30に設定される。そして期待値データに
対応するテストデータが例えば全てのメモリセルに書き
込まれ、次いで書込まれたデータに対するリードサイク
ルが順次起動される。図2において、リードサイクル
(n)でメモリセルアレイ10から読出された4ビット
の読出しデータは比較回路CMP0〜CMP3にて期待
値データと比較される。比較回路CMP0〜CMP3は
双方の入力が一致している場合にハイレベルの信号を出
力する。各ビットの比較結果はアンドゲートANDに入
力されることによって、リードデータと期待値データと
が完全一致しているか否かが判定される。このリードサ
イクル(n)における判定結果は記憶セルMDL0にラ
ッチされる。同様に次のリードサイクル(n+1)では
判定結果が記憶セルMDL1にラッチされ、リードサイ
クル(n+2)では判定結果が記憶セルMDL2にラッ
チされ、リードサイクル(n+3)では判定結果が記憶
セルMDL3にラッチされる。そして記憶セルMDL3
に判定結果がラッチされると、第1のデータラッチ50
が保持する4リードサイクル分の判定結果を第2のデー
タラッチ51の記憶セルSDL0〜SDL3が並列的に
ラッチする。第2のデータラッチ51にラッチされた判
定結果はセレクタ24及び出力バッファ22を介して外
部端子27から並列的に外部に出力される。この出力状
態は概ねリードサイクル(n+3)〜(n+6)迄の4
リードサイクル分維持される。テスタは、その4リード
サイクル分の期間を利用して、4ビットの判定結果を取
り込んで内部に記憶したりする処理を行うことができ
る。
AMは図示しないテスタに接続され、アドレス、デー
タ、及びアクセス制御信号をやりとり可能にインタフェ
ースされる。先ずテスタは、WCBR形式でダイナミッ
クRAM1にテストモードを設定する。このときテスタ
から供給されるデータによって期待値データが期待値デ
ータレジスタ30に設定される。そして期待値データに
対応するテストデータが例えば全てのメモリセルに書き
込まれ、次いで書込まれたデータに対するリードサイク
ルが順次起動される。図2において、リードサイクル
(n)でメモリセルアレイ10から読出された4ビット
の読出しデータは比較回路CMP0〜CMP3にて期待
値データと比較される。比較回路CMP0〜CMP3は
双方の入力が一致している場合にハイレベルの信号を出
力する。各ビットの比較結果はアンドゲートANDに入
力されることによって、リードデータと期待値データと
が完全一致しているか否かが判定される。このリードサ
イクル(n)における判定結果は記憶セルMDL0にラ
ッチされる。同様に次のリードサイクル(n+1)では
判定結果が記憶セルMDL1にラッチされ、リードサイ
クル(n+2)では判定結果が記憶セルMDL2にラッ
チされ、リードサイクル(n+3)では判定結果が記憶
セルMDL3にラッチされる。そして記憶セルMDL3
に判定結果がラッチされると、第1のデータラッチ50
が保持する4リードサイクル分の判定結果を第2のデー
タラッチ51の記憶セルSDL0〜SDL3が並列的に
ラッチする。第2のデータラッチ51にラッチされた判
定結果はセレクタ24及び出力バッファ22を介して外
部端子27から並列的に外部に出力される。この出力状
態は概ねリードサイクル(n+3)〜(n+6)迄の4
リードサイクル分維持される。テスタは、その4リード
サイクル分の期間を利用して、4ビットの判定結果を取
り込んで内部に記憶したりする処理を行うことができ
る。
【0027】上記実施例によれば、テスタはダイナミッ
クRAMの4回のリードサイクルに1回の割合で判定結
果を取り込んで処理すればよいから、ダイナミックRA
Mの高速化に対してテスタ側での対処を極めて容易化で
きるという効果がある。換言すれば、テスタが参照すべ
き判定結果の出力波形が安定化しないまま次のデータに
よってその出力波形が変化されることによって、高速動
作されるダイナミックRAMに対するプローブテストの
ようなテストを行うことができないという事態を防止す
ることができる。
クRAMの4回のリードサイクルに1回の割合で判定結
果を取り込んで処理すればよいから、ダイナミックRA
Mの高速化に対してテスタ側での対処を極めて容易化で
きるという効果がある。換言すれば、テスタが参照すべ
き判定結果の出力波形が安定化しないまま次のデータに
よってその出力波形が変化されることによって、高速動
作されるダイナミックRAMに対するプローブテストの
ようなテストを行うことができないという事態を防止す
ることができる。
【0028】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0029】例えば、判定回路の構成は図1に限定され
ず適宜変更可能である。また、判定回路を比較回路と論
理ゲート手段によって構成するとき、当該論理ゲート手
段はアンドゲートに限定されず比較回路の構成若しくは
判定規約などにしたがってその他の論理ゲートなどを採
用することができる。また並列入出力ビット数は4ビッ
トに限定されず適宜変更可能である。これに応じて第1
及び第2データラッチのビット数なども変更できる。更
に、テストモードの設定手法についてもWCBR方式に
限定されない。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミックRAMに適用した場合について説明したが本発
明はそれに限定されず、その他のメモリLSIさらには
マイクロコンピュータなどの論理LSIのオンチップメ
モリなどに広く適用することができる。
ず適宜変更可能である。また、判定回路を比較回路と論
理ゲート手段によって構成するとき、当該論理ゲート手
段はアンドゲートに限定されず比較回路の構成若しくは
判定規約などにしたがってその他の論理ゲートなどを採
用することができる。また並列入出力ビット数は4ビッ
トに限定されず適宜変更可能である。これに応じて第1
及び第2データラッチのビット数なども変更できる。更
に、テストモードの設定手法についてもWCBR方式に
限定されない。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミックRAMに適用した場合について説明したが本発
明はそれに限定されず、その他のメモリLSIさらには
マイクロコンピュータなどの論理LSIのオンチップメ
モリなどに広く適用することができる。
【0030】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0031】すなわち、データの並列出力ビット数がi
ビットのとき、マスタ・スレーブ構成の第1及び第2の
データラッチ手段を夫々最大限iビットとすれば、第2
データラッチ手段は、テストモードにおけるi回のメモ
リリードサイクル毎に内部での判定結果をラッチして外
部に並列出力可能にするから、外部で参照されるべきテ
スト結果の出力サイクルを、読出し動作サイクル時間よ
りも長くすることができる。
ビットのとき、マスタ・スレーブ構成の第1及び第2の
データラッチ手段を夫々最大限iビットとすれば、第2
データラッチ手段は、テストモードにおけるi回のメモ
リリードサイクル毎に内部での判定結果をラッチして外
部に並列出力可能にするから、外部で参照されるべきテ
スト結果の出力サイクルを、読出し動作サイクル時間よ
りも長くすることができる。
【0032】テスタはテストモードが設定された半導体
集積回路のi回のリードサイクルに1回の割合で判定結
果を取り込んで処理すればよいから、テスト対象とされ
る半導体集積回路のアクセス速度の高速化に対してテス
タ側での対処を極めて容易化できるという効果がある。
集積回路のi回のリードサイクルに1回の割合で判定結
果を取り込んで処理すればよいから、テスト対象とされ
る半導体集積回路のアクセス速度の高速化に対してテス
タ側での対処を極めて容易化できるという効果がある。
【0033】上記により、テスタが参照すべき判定結果
の出力波形が安定化しないまま次の判定結果データによ
ってその出力波形が変化されることによって、高速化さ
れた半導体集積回路に対するプローブテストのようなテ
ストを行うことができないという事態の防止、更にはテ
ストの信頼性向上に寄与する。
の出力波形が安定化しないまま次の判定結果データによ
ってその出力波形が変化されることによって、高速化さ
れた半導体集積回路に対するプローブテストのようなテ
ストを行うことができないという事態の防止、更にはテ
ストの信頼性向上に寄与する。
【図1】本発明の一実施例に係るダイナミックRAMに
含まれる判定回路及びデータラッチ回路の詳細な一例論
理回路である。
含まれる判定回路及びデータラッチ回路の詳細な一例論
理回路である。
【図2】本発明の一実施例に係るダイナミックDRAM
のテスト動作の一例タイミングチャートである。
のテスト動作の一例タイミングチャートである。
【図3】本発明の一実施例に係るダイナミックDRAM
のテストモードの設定手法並びに期待値データ出力回路
の具体例を示す説明図である。
のテストモードの設定手法並びに期待値データ出力回路
の具体例を示す説明図である。
【図4】本発明の一実施例に係るダイナミックRAMの
全体ブロック図である。
全体ブロック図である。
1 ダイナミックRAM 3 期待値データ出力回路 30 期待値データレジスタ 31 デコーダ 32 期待値データ発生回路 4 判定回路 CMP0〜CMP3 比較回路 AND アンドゲート RD リードデータ PD 期待値データ 5 データラッチ回路 50 第1のデータラッチ MDL0〜MDL3 第1のデータラッチの記憶セル 52 第2のデータラッチ SDL0〜SDL3 第2のデータラッチの記憶セル 10 メモリセルアレイ 22 出力バッファ 23A ラッチ制御回路 24 セレクタ 27 外部端子
Claims (3)
- 【請求項1】 外部に対して複数ビットのデータを並列
的出力するための複数個の外部端子を備えた半導体集積
回路であって、 データの書き込み読出し可能なメモリセルを複数個配置
したメモリセルアレイと、 テストのための期待値データを保持する保持手段と、 前記メモリセルアレイから読出したデータが前記保持手
段の期待値データに一致するか否かを判定して、その判
定結果を読出しサイクル毎に出力する判定回路と、 判定回路の出力ビットを読出しサイクルに同期して別々
に保持する複数ビットの第1のデータラッチ手段と、 該第1のデータラッチ手段にラッチされた複数読出しサ
イクル分のラッチデータを一括してラッチする第2のデ
ータラッチ手段と、 該第2のデータラッチ手段がラッチしたデータを並列的
に前記外部端子から出力させる出力手段と、 を備えて成るものであることを特徴とする半導体集積回
路。 - 【請求項2】 前記判定回路は、前記メモリセルアレイ
から並列的に読出された複数ビットのデータと前記保持
手段の期待値データとをビット対応で比較する複数個の
比較手段と、夫々の比較手段の各出力がすべて一致する
か否かを判定する論理ゲート手段とを備えて成るもので
あることを特徴とする請求項1記載の半導体集積回路。 - 【請求項3】 前記第1のデータラッチ手段及び第2の
データラッチ手段は、前記外部端子の数に呼応するビッ
ト数を夫々備えて成るものであることを特徴とする請求
項1又は2記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4292082A JPH06119778A (ja) | 1992-10-06 | 1992-10-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4292082A JPH06119778A (ja) | 1992-10-06 | 1992-10-06 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06119778A true JPH06119778A (ja) | 1994-04-28 |
Family
ID=17777314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4292082A Withdrawn JPH06119778A (ja) | 1992-10-06 | 1992-10-06 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06119778A (ja) |
-
1992
- 1992-10-06 JP JP4292082A patent/JPH06119778A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |