JP3654013B2 - 半導体装置及びそのテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と論理回路を搭載した半導体装置及びその検査方法に関し、詳しくは、前記記憶装置と前記論理回路を接続する信号線の接続確認と遅延時間測定を目的とする手段及び構成に関する。
【０００２】
【従来の技術】
近年、記憶装置と論理回路装置を搭載した半導体装置が、システムＬＳＩを実現する手段として脚光を浴びている。その大きな特徴の一つは、前記記憶装置と前記論理回路装置が個々に別れた半導体装置によるシステムでは、データアクセスが双方を接続する外部端子数の制約により制限されてシステムの性能限界を決定付けていたが、一つの半導体装置上に搭載する事により、同時に多くの信号線で接続できる為、前記データアクセス量が飛躍的に増大でき、システム性能も飛躍的に向上できることである。
【０００３】
一方、前記半導体装置の微細化技術の進歩による高集積化と、それに伴う機能の高度化、複雑化によって、前記半導体装置のテストも複雑化し、テストの信頼性を保証するテスト用の信号パターンの開発工数、ひいては開発期間が増大し、テスト時間も増大してきている。この中で、いかに信頼性を損なわずに前記開発工数を削減し、前記テスト時間の短縮をするかが、製造コスト低減をする上での課題、ひいては製品の競争力を維持していく上での大きな課題となっている。
【０００４】
中でも前記記憶装置と前記論理回路装置を接続する前記データアクセスを行う信号線群の接続確認や遅延時間測定は各々のテスト手法が大きく異なる為、前記課題の一つとなっている。
【０００５】
まず、一般的に前記記憶装置は少ない数の専用外部端子を設けて、比較的安価な前記記憶装置専用のテスト装置によって同時に多数個を測定するテスト手法が取られる。
【０００６】
また、一般的に前記論理回路装置は、機能上多数の外部端子を必要とする為、比較的高価なテスト装置によって、一個ずつ測定するテスト手法が取られる。
【０００７】
即ち、半導体装置としては、前記２段階のテスト手法で、その信頼性を保証しているのが一般的である。ここで、前記データアクセスを行う信号線群の接続確認を行うには、前記論理回路装置から前記記憶装置に前記信号線群を介して前記データアクセスを行う動作をさせて、その結果を何らかの形で外部端子から取り出して判定するテスト手法が一般的である。
【０００８】
さらに、前記データアクセスを行う信号線群の遅延時間測定を行うには、前記論理回路装置から前記記憶装置に前記信号線群を介して前記データアクセスを行う動作をさせて、その受け渡しタイミングを変動させ、正否を何らかの形で外部端子から取り出して判定するテスト手法が一般的となるが、極めて複雑なテストとなる。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置のデータアクセスを行う信号線群の接続確認や遅延時間測定を行うテスト手法は、次のような欠点を持つ。
【００１０】
前記半導体装置の特徴である前記記憶装置と前記論理回路装置を接続する多くの信号線群は、前記外部端子より数が多い為、前記データアクセスを行う事により接続確認や遅延時間測定をする動作は、前記外部端子の所で、何らかの形で分割して取り出す必要が有り、テスト時間の増大を招くことになる。
【００１１】
また、前記データアクセスを行う動作をさせる為に、設計する半導体装置個々にテスト用の信号パターンを作成する必要があり、前記テスト用の信号パターンの共有化、再利用が難しく、開発工数、ひいては開発期間の増大を招くことになる。
【００１２】
【課題を解決するための手段】
本発明は、係る点に着目し、その目的は、第一に前記記憶装置と前記論理回路装置のデータアクセスを行う信号線群の接続確認や遅延時間測定を行うテスト回路及びテスト手法を提供する事であり、第二にテスト用信号パターンの開発工数を削減し、ひいては開発期間を短縮、さらにはテスト時間の短縮を実現する事にある。
【００１３】
以上の目的を達成する為に、本発明では、第一に前記記憶装置内に配置したテストパターン生成回路で生成したテストパターンを前記記憶装置の記憶素子に書き込み、前記データアクセスを行う信号線群に前記記憶素子に書き込んだテストパターンを読み出す構成を採用する事、第二に読み出したテストパターンを論理回路装置から外部端子に読み出す構成を採用する。
【００１９】
即ち、請求項１記載の発明の半導体装置のテスト方法は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を備えた記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記記憶装置と前記論理回路を接続する信号線の接続確認を行うことを特徴とする。
【００２０】
さらに、請求項２記載の発明の半導体装置のテスト方法は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を備えた記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記記憶装置と前記論理回路を接続する信号線の遅延時間測定を行うことを特徴とする。
【００２６】
さらに、請求項３記載の発明の半導体装置のテスト方法は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を各々備えた複数の記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記複数の記憶装置と前記論理回路を接続する信号線の接続確認を行うことを特徴とする。
【００２７】
さらに、請求項４記載の発明の半導体装置のテスト方法は、請求項３記載の半導体装置のテスト方法において、前記半導体装置の前記外部端子の切換え動作によって、前記特定のテストモードによる前記複数の記憶装置と前記論理回路を接続する信号線の遅延時間測定を行うことを特徴とする。
【００２９】
以上の構成により、前記記憶装置と前記論理回路装置を接続する前記データアクセスを行う信号線群の接続確認と遅延時間測定は、前記論理回路装置を複雑に動作させてデータアクセスを行わなくても可能となり、テストパターン開発工数の削減、ひいては開発期間の短縮が可能となる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３１】
図１は、本発明の実施の形態の半導体装置の構成を示すブロック図である。１０１は記憶装置、１０２は複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイ領域、１０３は前記ワード線を駆動するワード線ドライバ、１０４は行アドレスを受け、デコードする行デコーダ、１０５は前記ビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列、１０６は列アドレスを受け、デコードする列デコーダ、１０７は外部とのデータの入出力を行う為のリードアンプ／ライトアンプ回路、１０８は通常動作時の行アドレスとテスト行アドレスを選択する行アドレス選択回路、１０９は通常動作時の列アドレスとテスト列アドレスを選択する列アドレス選択回路、１１０は制御回路とテスト回路、１１１は論理回路装置、１１２はシフト動作可能なＦＦ列、１１３は通常動作時の行アドレス信号入力、１１４は通常動作時の列アドレス信号入力、１１５は１１０へ供給されるクロック入力、１１６は１１０へ供給されるテスト制御信号、１１７は１０８で選択された行アドレス信号、１１８は１０９で選択された列アドレス信号、１１９は１１０で発生したテスト書き込みデータ、１２０は１０２と１０７を接続するデータ入出力線群、１２１は１０１と１１１を接続するデータアクセス用の信号線群、１２２は１１２へ供給されるクロック入力、１２３は１１２へ供給されるシフト制御信号、１２４は１１２へ接続されるシフト入力信号、１２５は１１２へ接続されるシフト出力信号、１２６は１１０で発生したテスト行アドレス信号、１２７は１１０で発生した行アドレス制御信号、１２８は１１０で発生したテスト列アドレス信号、１２９は１１０で発生した列アドレス制御信号、１３０は１１０で発生したテスト書き込みデータを書き込む為の制御信号である。
【００３２】
図２の２０１は図１の１１０の制御回路とテスト回路の詳細な構成を示しており、２０２はテスト回路部分を示している。２０３はテスト制御信号発生回路、２０４はテスト書き込みデータを発生するテストパターン発生回路、２０５はテスト用列アドレスを発生するテスト列アドレス信号発生回路、２０６はテスト用行アドレスを発生するテスト行アドレス信号発生回路、２０７は通常動作時の制御信号とテスト時の制御信号を切り替える回路、２０８は通常動作時の制御信号発生回路でテスト時も共通な動作をさせる制御信号は２０８から供給され、２０９は２０８に供給するクロック入力、２１０は２０８に供給するテストモードに移行する為の制御信号、２１１は２０６で発生するテスト行アドレス信号、２１２は２０５で発生するテスト列アドレス信号、２１３は２０４で発生するテスト書き込みデータ、２１４は２０３で発生する行アドレス制御信号、２１５は２０３で発生する列アドレス制御信号、２１６は２０７で選択された書き込みデータ制御信号、２１７は２０７に入力されるテスト時の書き込みデータ制御信号、２１８は通常動作時の書き込みデータ制御信号である。各信号、データは２０９に同期し、２１０のタイミングで動作する。
【００３３】
図３（ａ）３０１は、図１の１０８の行アドレス選択回路の構成を示しており、３０２は切換え回路、３０３は行アドレス信号、３０４はテスト行アドレス信号、３０５は選択された行アドレス信号、３０６は行アドレスを選択する制御信号である。
【００３４】
図３（ｂ）３０７は、図１の１０９の列アドレス選択回路の構成を示しており、３０８は切換え回路、３０９は列アドレス信号、３１０はテスト列アドレス信号、３１１は選択された列アドレス信号、３１２は列アドレスを選択する制御信号である。
【００３５】
図４で４０１は、図１の１１１の論理回路装置の構成を示しており、４０２は図１の１１２に対応するシフトＦＦ列、４０３は前記シフトＦＦ列を構成するシフト動作可能なフリップフロップ、４０４は図１の１２１に対応する記憶装置と論理回路装置を接続するデータアクセス用の信号線、４０５はシフトＦＦを同期動作させるクロック入力、４０６はシフト入力信号線、４０７はシフト出力信号線で、各々外部端子に接続されている。４０８は通常動作とシフト動作を切り替える制御信号である。
【００３６】
図５はテスト回路動作の主要なタイミングチャートを示している。
前記のような構成における動作を説明する。まず、図１でクロック入力１１５に同期したテスト制御信号１１６が通常動作側の場合を説明する。
【００３７】
通常動作時は、行アドレス選択回路１０８では行アドレス入力１１３を選択し１１７へ出力、列アドレス選択回路１０９では列アドレス入力１１４を選択し１１８へ出力する。選択行アドレス１１７は行デコーダ１０４でデコードされ、ワード線ドライバ１０３により特定のワード線をアクセスできるようになる。選択列アドレス１１８は列デコーダ１０６でデコードされ、センスアンプ列により同様に特定のｂｉｔ線対をアクセスできるようになる。前記ワード線とｂｉｔ線対の交点で特定されたメモリセルに対して、リードアンプ／ライトアンプ回路１０７からデータの読み書きが可能となる。読み書き制御信号は制御回路１１０より供給される。読み書きされるデータはデータアクセス用の信号線群１２１を介して論理回路装置１１１に入出力される。
【００３８】
次に、前記クロック入力１１５に同期したテスト制御信号１１６がテスト動作側の場合を説明する。
【００３９】
テスト動作に切換わると、行アドレス制御信号１２７により行アドレス選択回路１０８はテスト行アドレス信号１２６を選択し、選択行アドレス１１７に出力する。この実施の形態では、行アドレス０番地に固定している。列アドレス制御信号１２９により列アドレス選択回路１０９はテスト列アドレス１２８を選択し、選択列アドレス１１８を出力する。この実施の形態では、列アドレスを順次インクリメントしている。次に、前記インクリメントされていくテスト列アドレスに同期するタイミングでテスト回路１１０からテスト書き込みデータ１１９が出力される。出力された前記テスト書き込みデータ１１９は制御信号１３０によりリードアンプ／ライトアンプ回路１０７を介してデータ入出力線群１２０に出力される。ここでの書き込みデータ１１９の配列は前記データアクセス用の信号線群１２１の配置とも対応させて隣接する信号線同士が逆極性となるように発生する。図５のタイミング図では、列アドレス２本、書き込みデータ線２本で示しているが、メモリセルアレイの容量により対応する列アドレスの本数が変わる。しかしながら基本構成は同じであることは言うまでもない。
【００４０】
テスト書き込みデータの書き込みが終了すると、次のタイミングで一斉に読み出し、データアクセス用の信号線群１２１から、論理回路装置１１１のシフトＦＦ列１１２に取り込まれる。この時、クロック入力１１５、１２２は同期状態にあり、シフト制御信号１２３はディセーブル状態となっている。さらに、次のタイミングで前記シフト制御信号１２３をイネーブル状態にし、前記取り込まれたデータ列をシフト出力１２５からシフト動作によりシリアルに取り出す。以上の動作により、記憶装置１０１と論理回路装置１１１の接続線であるデータアクセス用の信号線群の接続確認、隣接する前記データアクセス用の信号線群１２１の物理的なショート確認ができる。
【００４１】
ここで、記憶装置に入力されるクロック１１５と論理回路装置に入力されるクロック１２２のタイミングを外部端子から操作すれば、前記記憶装置と論理回路装置を接続するデータアクセス用の信号線群の遅延時間確認を行うことも容易である。
【００４２】
【発明の効果】
以上のように本発明によれば、記憶装置と論理回路装置を接続するデータアクセス用の信号線群の接続確認を論理回路装置を介した書き込み／読み出しデータを作成して行う必要が無くなり、共有化も容易な為、テスト開発工数の削減ができ、ひいてはテスト開発期間の短縮も実現できる。
【００４３】
さらに、データアクセス用の信号線群で隣接する信号線同士が逆の極性に成るように設定できる為、物理的な配線ショート確認もできる。
【００４４】
さらに、記憶装置と論理回路装置各々に入力されるクロックのタイミングを外部端子から操作できれば、前記記憶装置と論理回路装置を接続するデータアクセス用の信号線群の遅延時間確認を行うことも容易である。
【００４５】
さらに、複数の記憶回路と論理回路装置を備えた半導体装置においても、同様な効果が得られることは容易に導き出せる。
【図面の簡単な説明】
【図１】本発明の半導体装置の全体構成を示す図
【図２】本発明の半導体装置のテスト回路と制御回路の構成を示す図
【図３】本発明の半導体装置の行アドレス選択回路、列アドレス選択回路の構成を示す図
【図４】本発明の半導体装置の論理回路装置の構成を示す図
【図５】本発明の半導体装置の主要動作を示すタイミング図
【符号の説明】
１０１ 記憶装置
１０２ メモリセルアレイ領域
１０３ ワード線ドライバ
１０４ 行デコーダ
１０５ 各ビット線対ごとに設けられたセンスアンプ列
１０６ 列デコーダ
１０７ リードアンプ／ライトアンプ回路
１０８ 行アドレス選択回路
１０９ 列アドレス選択回路
１１０ 制御回路とテスト回路
１１１ 論理回路装置
１１２ シフト動作可能なＦＦ列
１１３ 通常動作時の行アドレス信号入力
１１４ 通常動作時の列アドレス信号入力
１１５ １１０へ供給されるクロック入力
１１６ １１０へ供給されるテスト制御信号
１１７ １０８で選択された行アドレス信号
１１８ １０９で選択された列アドレス信号
１１９ １１０で発生したテスト書き込みデータ
１２０ １０２と１０７を接続するデータ入出力線群
１２１ １０１と１１１を接続するデータアクセス用の信号線群
１２２ １１２へ供給されるクロック入力
１２３ １１２へ供給されるシフト制御信号
１２４ １１２へ接続されるシフト入力信号
１２５ １１２へ接続されるシフト出力信号
１２６ １１０で発生したテスト行アドレス信号
１２７ １１０で発生した行アドレス制御信号
１２８ １１０で発生したテスト列アドレス信号
１２９ １１０で発生した列アドレス制御信号
１３０ １１０で発生したテスト書き込みデータを書き込む為の制御信号
２０１ １１０の制御回路とテスト回路の詳細な構成
２０２ テスト回路部分
２０３ テスト制御信号発生回路
２０４ テスト書き込みデータを発生するテストパターン発生回路
２０５ テスト用列アドレスを発生するテスト列アドレス信号発生回路
２０６ テスト用行アドレスを発生するテスト行アドレス信号発生回路
２０７ 通常動作時の制御信号とテスト時の制御信号を切り替える回路
２０８ 通常動作時の制御信号発生回路
２０９ ２０８に供給するクロック入力
２１０ ２０８に供給するテストモードに移行する為の制御信号
２１１ ２０６で発生するテスト行アドレス信号
２１２ ２０５で発生するテスト列アドレス信号
２１３ ２０４で発生するテスト書き込みデータ
２１４ ２０３で発生する行アドレス制御信号
２１５ ２０３で発生する列アドレス制御信号
２１６ ２０７で選択された書き込みデータ制御信号
２１７ ２０７に入力されるテスト時の書き込みデータ制御信号
２１８ 通常動作時の書き込みデータ制御信号
３０１ １０８の行アドレス選択回路の構成
３０２ 切換え回路
３０３ 行アドレス信号
３０４ テスト行アドレス信号
３０５ 選択された行アドレス信号
３０６ 行アドレスを選択する制御信号
３０７ １０９の列アドレス選択回路の構成
３０８ 切換え回路
３０９ 列アドレス信号
３１０ テスト列アドレス信号
３１１ 選択された列アドレス信号
３１２ 列アドレスを選択する制御信号
４０１ １１１の論理回路装置の構成
４０２ １１２に対応するシフトＦＦ列
４０３ 前記シフトＦＦ列を構成するシフト動作可能なフリップフロップ
４０４ 記憶装置と論理回路装置を接続するデータアクセス用の信号線
４０５ シフトＦＦを同期動作させるクロック入力
４０６ シフト入力信号線で各々外部端子に接続
４０７ シフト出力信号線で各々外部端子に接続
４０８ 通常動作とシフト動作を切り替える制御信号
【発明の属する技術分野】
本発明は、半導体装置、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と論理回路を搭載した半導体装置及びその検査方法に関し、詳しくは、前記記憶装置と前記論理回路を接続する信号線の接続確認と遅延時間測定を目的とする手段及び構成に関する。
【０００２】
【従来の技術】
近年、記憶装置と論理回路装置を搭載した半導体装置が、システムＬＳＩを実現する手段として脚光を浴びている。その大きな特徴の一つは、前記記憶装置と前記論理回路装置が個々に別れた半導体装置によるシステムでは、データアクセスが双方を接続する外部端子数の制約により制限されてシステムの性能限界を決定付けていたが、一つの半導体装置上に搭載する事により、同時に多くの信号線で接続できる為、前記データアクセス量が飛躍的に増大でき、システム性能も飛躍的に向上できることである。
【０００３】
一方、前記半導体装置の微細化技術の進歩による高集積化と、それに伴う機能の高度化、複雑化によって、前記半導体装置のテストも複雑化し、テストの信頼性を保証するテスト用の信号パターンの開発工数、ひいては開発期間が増大し、テスト時間も増大してきている。この中で、いかに信頼性を損なわずに前記開発工数を削減し、前記テスト時間の短縮をするかが、製造コスト低減をする上での課題、ひいては製品の競争力を維持していく上での大きな課題となっている。
【０００４】
中でも前記記憶装置と前記論理回路装置を接続する前記データアクセスを行う信号線群の接続確認や遅延時間測定は各々のテスト手法が大きく異なる為、前記課題の一つとなっている。
【０００５】
まず、一般的に前記記憶装置は少ない数の専用外部端子を設けて、比較的安価な前記記憶装置専用のテスト装置によって同時に多数個を測定するテスト手法が取られる。
【０００６】
また、一般的に前記論理回路装置は、機能上多数の外部端子を必要とする為、比較的高価なテスト装置によって、一個ずつ測定するテスト手法が取られる。
【０００７】
即ち、半導体装置としては、前記２段階のテスト手法で、その信頼性を保証しているのが一般的である。ここで、前記データアクセスを行う信号線群の接続確認を行うには、前記論理回路装置から前記記憶装置に前記信号線群を介して前記データアクセスを行う動作をさせて、その結果を何らかの形で外部端子から取り出して判定するテスト手法が一般的である。
【０００８】
さらに、前記データアクセスを行う信号線群の遅延時間測定を行うには、前記論理回路装置から前記記憶装置に前記信号線群を介して前記データアクセスを行う動作をさせて、その受け渡しタイミングを変動させ、正否を何らかの形で外部端子から取り出して判定するテスト手法が一般的となるが、極めて複雑なテストとなる。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置のデータアクセスを行う信号線群の接続確認や遅延時間測定を行うテスト手法は、次のような欠点を持つ。
【００１０】
前記半導体装置の特徴である前記記憶装置と前記論理回路装置を接続する多くの信号線群は、前記外部端子より数が多い為、前記データアクセスを行う事により接続確認や遅延時間測定をする動作は、前記外部端子の所で、何らかの形で分割して取り出す必要が有り、テスト時間の増大を招くことになる。
【００１１】
また、前記データアクセスを行う動作をさせる為に、設計する半導体装置個々にテスト用の信号パターンを作成する必要があり、前記テスト用の信号パターンの共有化、再利用が難しく、開発工数、ひいては開発期間の増大を招くことになる。
【００１２】
【課題を解決するための手段】
本発明は、係る点に着目し、その目的は、第一に前記記憶装置と前記論理回路装置のデータアクセスを行う信号線群の接続確認や遅延時間測定を行うテスト回路及びテスト手法を提供する事であり、第二にテスト用信号パターンの開発工数を削減し、ひいては開発期間を短縮、さらにはテスト時間の短縮を実現する事にある。
【００１３】
以上の目的を達成する為に、本発明では、第一に前記記憶装置内に配置したテストパターン生成回路で生成したテストパターンを前記記憶装置の記憶素子に書き込み、前記データアクセスを行う信号線群に前記記憶素子に書き込んだテストパターンを読み出す構成を採用する事、第二に読み出したテストパターンを論理回路装置から外部端子に読み出す構成を採用する。
【００１９】
即ち、請求項１記載の発明の半導体装置のテスト方法は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を備えた記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記記憶装置と前記論理回路を接続する信号線の接続確認を行うことを特徴とする。
【００２０】
さらに、請求項２記載の発明の半導体装置のテスト方法は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を備えた記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記記憶装置と前記論理回路を接続する信号線の遅延時間測定を行うことを特徴とする。
【００２６】
さらに、請求項３記載の発明の半導体装置のテスト方法は、複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を各々備えた複数の記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記複数の記憶装置と前記論理回路を接続する信号線の接続確認を行うことを特徴とする。
【００２７】
さらに、請求項４記載の発明の半導体装置のテスト方法は、請求項３記載の半導体装置のテスト方法において、前記半導体装置の前記外部端子の切換え動作によって、前記特定のテストモードによる前記複数の記憶装置と前記論理回路を接続する信号線の遅延時間測定を行うことを特徴とする。
【００２９】
以上の構成により、前記記憶装置と前記論理回路装置を接続する前記データアクセスを行う信号線群の接続確認と遅延時間測定は、前記論理回路装置を複雑に動作させてデータアクセスを行わなくても可能となり、テストパターン開発工数の削減、ひいては開発期間の短縮が可能となる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３１】
図１は、本発明の実施の形態の半導体装置の構成を示すブロック図である。１０１は記憶装置、１０２は複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイ領域、１０３は前記ワード線を駆動するワード線ドライバ、１０４は行アドレスを受け、デコードする行デコーダ、１０５は前記ビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列、１０６は列アドレスを受け、デコードする列デコーダ、１０７は外部とのデータの入出力を行う為のリードアンプ／ライトアンプ回路、１０８は通常動作時の行アドレスとテスト行アドレスを選択する行アドレス選択回路、１０９は通常動作時の列アドレスとテスト列アドレスを選択する列アドレス選択回路、１１０は制御回路とテスト回路、１１１は論理回路装置、１１２はシフト動作可能なＦＦ列、１１３は通常動作時の行アドレス信号入力、１１４は通常動作時の列アドレス信号入力、１１５は１１０へ供給されるクロック入力、１１６は１１０へ供給されるテスト制御信号、１１７は１０８で選択された行アドレス信号、１１８は１０９で選択された列アドレス信号、１１９は１１０で発生したテスト書き込みデータ、１２０は１０２と１０７を接続するデータ入出力線群、１２１は１０１と１１１を接続するデータアクセス用の信号線群、１２２は１１２へ供給されるクロック入力、１２３は１１２へ供給されるシフト制御信号、１２４は１１２へ接続されるシフト入力信号、１２５は１１２へ接続されるシフト出力信号、１２６は１１０で発生したテスト行アドレス信号、１２７は１１０で発生した行アドレス制御信号、１２８は１１０で発生したテスト列アドレス信号、１２９は１１０で発生した列アドレス制御信号、１３０は１１０で発生したテスト書き込みデータを書き込む為の制御信号である。
【００３２】
図２の２０１は図１の１１０の制御回路とテスト回路の詳細な構成を示しており、２０２はテスト回路部分を示している。２０３はテスト制御信号発生回路、２０４はテスト書き込みデータを発生するテストパターン発生回路、２０５はテスト用列アドレスを発生するテスト列アドレス信号発生回路、２０６はテスト用行アドレスを発生するテスト行アドレス信号発生回路、２０７は通常動作時の制御信号とテスト時の制御信号を切り替える回路、２０８は通常動作時の制御信号発生回路でテスト時も共通な動作をさせる制御信号は２０８から供給され、２０９は２０８に供給するクロック入力、２１０は２０８に供給するテストモードに移行する為の制御信号、２１１は２０６で発生するテスト行アドレス信号、２１２は２０５で発生するテスト列アドレス信号、２１３は２０４で発生するテスト書き込みデータ、２１４は２０３で発生する行アドレス制御信号、２１５は２０３で発生する列アドレス制御信号、２１６は２０７で選択された書き込みデータ制御信号、２１７は２０７に入力されるテスト時の書き込みデータ制御信号、２１８は通常動作時の書き込みデータ制御信号である。各信号、データは２０９に同期し、２１０のタイミングで動作する。
【００３３】
図３（ａ）３０１は、図１の１０８の行アドレス選択回路の構成を示しており、３０２は切換え回路、３０３は行アドレス信号、３０４はテスト行アドレス信号、３０５は選択された行アドレス信号、３０６は行アドレスを選択する制御信号である。
【００３４】
図３（ｂ）３０７は、図１の１０９の列アドレス選択回路の構成を示しており、３０８は切換え回路、３０９は列アドレス信号、３１０はテスト列アドレス信号、３１１は選択された列アドレス信号、３１２は列アドレスを選択する制御信号である。
【００３５】
図４で４０１は、図１の１１１の論理回路装置の構成を示しており、４０２は図１の１１２に対応するシフトＦＦ列、４０３は前記シフトＦＦ列を構成するシフト動作可能なフリップフロップ、４０４は図１の１２１に対応する記憶装置と論理回路装置を接続するデータアクセス用の信号線、４０５はシフトＦＦを同期動作させるクロック入力、４０６はシフト入力信号線、４０７はシフト出力信号線で、各々外部端子に接続されている。４０８は通常動作とシフト動作を切り替える制御信号である。
【００３６】
図５はテスト回路動作の主要なタイミングチャートを示している。
前記のような構成における動作を説明する。まず、図１でクロック入力１１５に同期したテスト制御信号１１６が通常動作側の場合を説明する。
【００３７】
通常動作時は、行アドレス選択回路１０８では行アドレス入力１１３を選択し１１７へ出力、列アドレス選択回路１０９では列アドレス入力１１４を選択し１１８へ出力する。選択行アドレス１１７は行デコーダ１０４でデコードされ、ワード線ドライバ１０３により特定のワード線をアクセスできるようになる。選択列アドレス１１８は列デコーダ１０６でデコードされ、センスアンプ列により同様に特定のｂｉｔ線対をアクセスできるようになる。前記ワード線とｂｉｔ線対の交点で特定されたメモリセルに対して、リードアンプ／ライトアンプ回路１０７からデータの読み書きが可能となる。読み書き制御信号は制御回路１１０より供給される。読み書きされるデータはデータアクセス用の信号線群１２１を介して論理回路装置１１１に入出力される。
【００３８】
次に、前記クロック入力１１５に同期したテスト制御信号１１６がテスト動作側の場合を説明する。
【００３９】
テスト動作に切換わると、行アドレス制御信号１２７により行アドレス選択回路１０８はテスト行アドレス信号１２６を選択し、選択行アドレス１１７に出力する。この実施の形態では、行アドレス０番地に固定している。列アドレス制御信号１２９により列アドレス選択回路１０９はテスト列アドレス１２８を選択し、選択列アドレス１１８を出力する。この実施の形態では、列アドレスを順次インクリメントしている。次に、前記インクリメントされていくテスト列アドレスに同期するタイミングでテスト回路１１０からテスト書き込みデータ１１９が出力される。出力された前記テスト書き込みデータ１１９は制御信号１３０によりリードアンプ／ライトアンプ回路１０７を介してデータ入出力線群１２０に出力される。ここでの書き込みデータ１１９の配列は前記データアクセス用の信号線群１２１の配置とも対応させて隣接する信号線同士が逆極性となるように発生する。図５のタイミング図では、列アドレス２本、書き込みデータ線２本で示しているが、メモリセルアレイの容量により対応する列アドレスの本数が変わる。しかしながら基本構成は同じであることは言うまでもない。
【００４０】
テスト書き込みデータの書き込みが終了すると、次のタイミングで一斉に読み出し、データアクセス用の信号線群１２１から、論理回路装置１１１のシフトＦＦ列１１２に取り込まれる。この時、クロック入力１１５、１２２は同期状態にあり、シフト制御信号１２３はディセーブル状態となっている。さらに、次のタイミングで前記シフト制御信号１２３をイネーブル状態にし、前記取り込まれたデータ列をシフト出力１２５からシフト動作によりシリアルに取り出す。以上の動作により、記憶装置１０１と論理回路装置１１１の接続線であるデータアクセス用の信号線群の接続確認、隣接する前記データアクセス用の信号線群１２１の物理的なショート確認ができる。
【００４１】
ここで、記憶装置に入力されるクロック１１５と論理回路装置に入力されるクロック１２２のタイミングを外部端子から操作すれば、前記記憶装置と論理回路装置を接続するデータアクセス用の信号線群の遅延時間確認を行うことも容易である。
【００４２】
【発明の効果】
以上のように本発明によれば、記憶装置と論理回路装置を接続するデータアクセス用の信号線群の接続確認を論理回路装置を介した書き込み／読み出しデータを作成して行う必要が無くなり、共有化も容易な為、テスト開発工数の削減ができ、ひいてはテスト開発期間の短縮も実現できる。
【００４３】
さらに、データアクセス用の信号線群で隣接する信号線同士が逆の極性に成るように設定できる為、物理的な配線ショート確認もできる。
【００４４】
さらに、記憶装置と論理回路装置各々に入力されるクロックのタイミングを外部端子から操作できれば、前記記憶装置と論理回路装置を接続するデータアクセス用の信号線群の遅延時間確認を行うことも容易である。
【００４５】
さらに、複数の記憶回路と論理回路装置を備えた半導体装置においても、同様な効果が得られることは容易に導き出せる。
【図面の簡単な説明】
【図１】本発明の半導体装置の全体構成を示す図
【図２】本発明の半導体装置のテスト回路と制御回路の構成を示す図
【図３】本発明の半導体装置の行アドレス選択回路、列アドレス選択回路の構成を示す図
【図４】本発明の半導体装置の論理回路装置の構成を示す図
【図５】本発明の半導体装置の主要動作を示すタイミング図
【符号の説明】
１０１ 記憶装置
１０２ メモリセルアレイ領域
１０３ ワード線ドライバ
１０４ 行デコーダ
１０５ 各ビット線対ごとに設けられたセンスアンプ列
１０６ 列デコーダ
１０７ リードアンプ／ライトアンプ回路
１０８ 行アドレス選択回路
１０９ 列アドレス選択回路
１１０ 制御回路とテスト回路
１１１ 論理回路装置
１１２ シフト動作可能なＦＦ列
１１３ 通常動作時の行アドレス信号入力
１１４ 通常動作時の列アドレス信号入力
１１５ １１０へ供給されるクロック入力
１１６ １１０へ供給されるテスト制御信号
１１７ １０８で選択された行アドレス信号
１１８ １０９で選択された列アドレス信号
１１９ １１０で発生したテスト書き込みデータ
１２０ １０２と１０７を接続するデータ入出力線群
１２１ １０１と１１１を接続するデータアクセス用の信号線群
１２２ １１２へ供給されるクロック入力
１２３ １１２へ供給されるシフト制御信号
１２４ １１２へ接続されるシフト入力信号
１２５ １１２へ接続されるシフト出力信号
１２６ １１０で発生したテスト行アドレス信号
１２７ １１０で発生した行アドレス制御信号
１２８ １１０で発生したテスト列アドレス信号
１２９ １１０で発生した列アドレス制御信号
１３０ １１０で発生したテスト書き込みデータを書き込む為の制御信号
２０１ １１０の制御回路とテスト回路の詳細な構成
２０２ テスト回路部分
２０３ テスト制御信号発生回路
２０４ テスト書き込みデータを発生するテストパターン発生回路
２０５ テスト用列アドレスを発生するテスト列アドレス信号発生回路
２０６ テスト用行アドレスを発生するテスト行アドレス信号発生回路
２０７ 通常動作時の制御信号とテスト時の制御信号を切り替える回路
２０８ 通常動作時の制御信号発生回路
２０９ ２０８に供給するクロック入力
２１０ ２０８に供給するテストモードに移行する為の制御信号
２１１ ２０６で発生するテスト行アドレス信号
２１２ ２０５で発生するテスト列アドレス信号
２１３ ２０４で発生するテスト書き込みデータ
２１４ ２０３で発生する行アドレス制御信号
２１５ ２０３で発生する列アドレス制御信号
２１６ ２０７で選択された書き込みデータ制御信号
２１７ ２０７に入力されるテスト時の書き込みデータ制御信号
２１８ 通常動作時の書き込みデータ制御信号
３０１ １０８の行アドレス選択回路の構成
３０２ 切換え回路
３０３ 行アドレス信号
３０４ テスト行アドレス信号
３０５ 選択された行アドレス信号
３０６ 行アドレスを選択する制御信号
３０７ １０９の列アドレス選択回路の構成
３０８ 切換え回路
３０９ 列アドレス信号
３１０ テスト列アドレス信号
３１１ 選択された列アドレス信号
３１２ 列アドレスを選択する制御信号
４０１ １１１の論理回路装置の構成
４０２ １１２に対応するシフトＦＦ列
４０３ 前記シフトＦＦ列を構成するシフト動作可能なフリップフロップ
４０４ 記憶装置と論理回路装置を接続するデータアクセス用の信号線
４０５ シフトＦＦを同期動作させるクロック入力
４０６ シフト入力信号線で各々外部端子に接続
４０７ シフト出力信号線で各々外部端子に接続
４０８ 通常動作とシフト動作を切り替える制御信号
Claims (4)
- 複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を備えた記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記記憶装置と前記論理回路を接続する信号線の接続確認を行うことを特徴とする半導体装置のテスト方法。
- 複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を備
えた記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記記憶装置と前記論理回路を接続する信号線の遅延時間測定を行うことを特徴とする半導体装置のテスト方法。 - 複数のワード線及び複数のビット線対と、前記ワード線と前記ビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、行アドレスを受け、デコードする行デコーダと、前記行デコーダに対応するワード線を駆動するワード線駆動回路と、列アドレスを受け、デコードする列デコーダと、前記列デコーダに対応するビット線対を選択して電位差を増幅する前記各ビット線対ごとに設けられたセンスアンプ列と、外部とのデータの入出力を行う為のリード／ライトアンプ回路とを備え、特定のテストモード時にテスト用行アドレスを発生するテスト行アドレス発生手段と、テスト用列アドレスを発生するテスト列アドレス発生手段と、前記テスト行アドレスと前記テスト列アドレスの発生に同期して、メモリセルに書き込むテストデータを発生するテスト書き込みデータ発生手段と、通常動作時の行アドレスと前記テスト行アドレスの一方を選択する行アドレス選択手段と、通常動作時の列アドレスと前記テスト列アドレスの一方を選択する列アドレス選択手段と、通常動作時の書き込みデータと前記テスト書き込みデータを選択するテスト書き込みデータ選択手段と、前記テスト書き込みデータを読み出す手段を各々備えた複数の記憶装置と論理回路とを備え、外部端子によって特定のテストモードと通常動作モードとの切換えが可能である半導体装置のテスト方法であって、前記外部端子の切換え動作によって、前記特定のテストモードによる前記複数の記憶装置と前記論理回路を接続する信号線の接続確認を行うことを特徴とする半導体装置のテスト方法。
- 前記半導体装置の前記外部端子の切換え動作によって、前記特定のテストモードによる前記複数の記憶装置と前記論理回路を接続する信号線の遅延時間測定を行うことを特徴とする請求項３記載の半導体装置のテスト方法。
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