JP2003173698A

JP2003173698A - 半導体メモリ

Info

Publication number: JP2003173698A
Application number: JP2001374136A
Authority: JP
Inventors: Toru Koga; 徹古賀; Katsuhiro Mori; 勝宏森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-12-07
Filing date: 2001-12-07
Publication date: 2003-06-20

Abstract

(57)【要約】【課題】パリティデータを記憶するメモリセルアレイ
を有する半導体メモリにおいて、組み込み自己検査を実
施し、試験時間を短縮する。【解決手段】試験モード時に、パターン生成回路が生
成する試験パターンが、リアルセルアレイに書き込まれ
る。第１スイッチ回路は、書き込みデータの一部を選択
する。すなわち、パターン生成回路が生成する書き込み
データの一部がパリティセルアレイに直接書き込まれ
る。試験判定回路は、リアルセルアレイおよびパリティ
セルアレイから読み出されるデータを期待値と比較し、
試験結果を判定する。したがって、試験パターンをパリ
ティセルアレイを直接与えて半導体メモリの組み込み自
己検査を実施できる。リアルセルアレイおよびパリティ
セルアレイから読み出されるデータが同時に期待値と比
較されるため、試験時間を短縮でき、半導体メモリの製
造コストを削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き込みデータの
パリティデータを記憶するメモリセルアレイを有する半
導体メモリに関する。また、本発明は、組み込み自己検
査（BIST；Built-in Self Test）の機能を有する半導体
メモリに関する。

【０００２】

【従来の技術】近時、バッテリーを使用して動作する携
帯機器が普及してきている。これ等携帯機器で扱うデー
タ量は、年々増加する傾向にある。また、携帯機器に実
装される半導体メモリは、バッテリーの使用時間を長く
するために消費電力が低いことが要求される。従来、携
帯機器のワークメモリには、SRAMが使用されてきた。し
かし、SRAMは、DRAMに比べてビット単価が高く、記憶容
量の大きい製品（例えば、256Mビット）は、開発されて
いない。このような中、携帯電話のワークメモリに使用
されているSRAMを置き換えできる新しいDRAMが開発され
ている。

【０００３】この種のDRAMは、リフレッシュ動作を自動
的に実行し、かつ、端子仕様および信号の入出力タイミ
ング仕様をSRAMに合わせている。また、リフレッシュ要
求を内部で発生させているため、リフレッシュ間隔を各
チップの特性に合わせて最適にでき、消費電力を下げる
ことができる。一方、半導体メモリが形成されるウエハ
の口径は、半導体メモリの製造コストを削減するために
大きくなってきている。ウエハの口径を大きくすること
で、ウエハに形成される半導体メモリの数は増え、ウエ
ハ当たりの試験時間は増大する。このため、半導体メモ
リ内に試験回路を形成し、試験時間を短縮する組み込み
自己検査技術が開発されている。

【０００４】組み込み自己検査では、試験回路は、試験
モード時に試験パターン（書き込みアドレス、書き込み
データ）を生成する。そして、メモリセルから読み出さ
れるデータを期待値と比較し、半導体メモリが正しく動
作することを確認する。試験パターンは、通常動作時に
使用される信号経路を検査するために、外部端子に近い
ノードから与えられる。

【０００５】図９は、SRAMとして動作するDRAMの概要を
示している。図中、太線で示した信号線は、複数本で構
成されている。DRAMは、アドレスバッファ１、データ入
出力バッファ２、パリティ生成回路３、パリティ検査回
路４、複数のリアルセルアレイRCA、およびパリティセ
ルアレイPCAを有している。リアルセルアレイRCAは、デ
ータ入出力端子DQに対応してそれぞれ形成されている。
パリティセルアレイPCAは、リアルセルアレイRCAに記憶
されるデータのパリティデータを記憶する。リフレッシ
ュ動作は、DRAMに内蔵されるタイマー（図示せず）から
出力されるリフレッシュ要求に応じて実行される。

【０００６】パリティ生成回路３は、書き込み動作時
に、書き込みデータのパリティデータを生成し、このパ
リティデータをパリティセルアレイPCAに書き込む。リ
アルセルアレイRCAには、データ入出力端子を介して供
給された書き込みデータが直接書き込まれる。メモリセ
ルのリフレッシュ動作は、メモリセルアレイRCA、PCA毎
に順次実行される。リフレッシュ動作と書き込み動作が
競合したとき、先に受け付けられた動作から順次実行さ
れる。

【０００７】リアルセルアレイRCAのいずれかがリフレ
ッシュ動作を実行しているときに読み出し動作が要求さ
れたとき、パリティ検査回路４は、リフレッシュ動作を
実行していないリアルセルアレイRCAとパリティセルア
レイPCAとから読み出されるデータに基づいて、リフレ
ッシュ動作中のリアルセルアレイRCAに記憶されている
データを再生する。

【０００８】

【発明が解決しようとする課題】上述したパリティセル
アレイPCAを有するDRAMに、組み込み自己検査技術を採
用する場合、一般のDRAMと同様に、試験回路が生成する
試験パターン（データ）は、データ入出力バッファ２に
与えることが望ましい。一方、パリティセルアレイPCA
に接続されたデータバス線は、パリティ生成回路３また
はパリティ検査回路４を介してデータ入出力バッファ２
に接続されている。このため、従来の自己検査技術で
は、試験回路が生成する試験パターンを、パリティセル
アレイPCAに接続されたデータバス線に直接与えること
ができない。したがって、パリティセルアレイPCAを有
するDRAMを組み込み自己検査により試験することはでき
なかった。

【０００９】本発明の目的は、データのパリティデータ
を記憶するメモリセルアレイを有する半導体メモリにお
いて、組み込み自己検査を実施し、試験時間を短縮する
ことにある。本発明の別の目的は、組み込み自己検査の
回路規模を最小限にして、チップサイズの増加を防止す
ることにある。

【００１０】

【課題を解決するための手段】請求項１の半導体メモリ
では、複数のデータ端子を介して供給される書き込みデ
ータは、メモリセルを有する複数のリアルセルアレイに
それぞれ書き込まれる。また、リアルセルアレイに記憶
されている書き込みデータを再生するためのパリティデ
ータは、メモリセルを有するパリティセルアレイに書き
込まれる。通常動作モード時に、パリティ生成回路は、
書き込みデータのパリティデータを生成する。第１スイ
ッチ回路は、パリティ生成回路が生成するパリティデー
タを選択する。パリティデータは、パリティセルアレイ
に書き込まれる。

【００１１】パリティ検査回路は、リアルセルアレイか
ら読み出されるリアル読み出しデータおよびパリティセ
ルアレイから読み出されるパリティ読み出しデータに基
づいて書き込みデータを再生する。このため、通常動作
モード時に、リアルセルアレイのいずれかが正しいデー
タを出力できない場合に、パリティデータを利用してデ
ータを再生することで、正しいデータを読み出すことが
できる。

【００１２】一方、試験モード時に、パターン生成回路
は、試験パターンを生成し、生成した試験パターンを書
き込みデータの伝達経路に出力する。試験パターンは、
書き込みデータとしてリアルセルアレイに書き込まれ
る。第１スイッチ回路は、パターン生成回路が生成する
書き込みデータの一部を選択する。すなわち、試験モー
ド時は、書き込みデータから生成されるパリティデータ
ではなく、パターン生成回路が生成した書き込みデータ
の一部が直接パリティセルアレイに書き込まれる。

【００１３】試験判定回路は、リアルセルアレイから読
み出されるリアル読み出しデータおよびパリティセルア
レイから読み出されるパリティ読み出しデータを受信す
る。試験判定回路は、リアル読み出しデータおよびパリ
ティ読み出しデータを期待値と比較することで試験結果
を判定する。すなわち、試験判定回路は、パリティセル
アレイからのパリティ読み出しデータを直接期待値と比
較する。したがって、半導体メモリに形成される試験回
路を使用して、試験パターンをパリティセルアレイに直
接与えて半導体メモリの組み込み自己検査を実施でき
る。

【００１４】また、リアル読み出しデータおよびパリテ
ィ読み出しデータを、試験判定回路により同時に期待値
と比較できるため、試験時間を短縮できる。試験時間の
短縮により、半導体メモリの製造コストを削減できる。
請求項２の半導体メモリでは、リアルセルアレイのメモ
リセルは、書き込みデータを電荷として蓄えるキャパシ
タを有している。メモリセルに保持されているデータを
再書き込みするリフレッシュ動作は、リアルセルアレイ
毎に順次に実行される。パリティ検査回路は、リフレッ
シュ動作中のリアルセルアレイの書き込みデータを再生
する。すなわち、この半導体メモリは、リフレッシュ動
作を外部のデバイスに認識させることなく実行できる。
この種の半導体メモリにおいても、組み込み自己検査を
実施し、試験時間を短縮できる。

【００１５】請求項３の半導体メモリでは、パリティ検
査回路は、リアルセルアレイから読み出されるリアル読
み出しデータの誤りを検出し、正しいデータに訂正す
る。すなわち、この半導体メモリは、誤り検出・訂正機
能を有している。この種の半導体メモリにおいても、組
み込み自己検査を実施し、試験時間を短縮できる。請求
項４の半導体メモリでは、パリティセルアレイは、リア
ルセルアレイと同じ記憶容量を有し、同じ構造を有して
いる。このため、半導体メモリの設計時に、リアルセル
アレイとともにパリティセルアレイを設計する必要はな
い。この結果、特に、レイアウト設計に要する時間を短
縮できる。

【００１６】請求項５の半導体メモリでは、第２スイッ
チ回路は、通常動作モード時に、書き込みデータをリア
ルセルアレイにそれぞれ出力する。第２スイッチ回路
は、試験モード時に、第１スイッチ回路が選択する書き
込みデータの一部を共通の書き込みデータとしてリアル
セルアレイに出力する。すなわち、試験モード時に、共
通の書き込みデータを複数のセルアレイに書き込むデー
タ圧縮試験が実施される。したがって、試験パターンの
ビット数を減らすことができ、パターン生成回路の回路
規模を小さくできる。この結果、半導体メモリのチップ
サイズを小さくできる。

【００１７】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図中、太線で示した信号線は、複数本
で構成されている。また、太線が接続されているブロッ
クの一部は、複数の回路で構成されている。外部端子を
介して供給される信号には、端子名と同じ符号を使用す
る。また、信号が伝達される信号線には、信号名と同じ
符号を使用する。図１は、本発明の半導体メモリの第１
の実施形態を示している。この実施形態は、請求項１、
請求項２、および請求項４に対応している。半導体メモ
リは、シリコン基板上にCMOSプロセスを使用してDRAMと
して形成されている。DRAMは、メモリセルのリフレッシ
ュ動作を外部に認識されることなく実行する機能を有し
ている。ここで、リフレッシュ動作とは、メモリセルに
保持されているデータを再書き込みすることである。

【００１８】また、DRAMの外部端子仕様および信号の入
出力タイミング仕様は、SRAMに合わせられている。すな
わち、このDRAMは、SRAMとして動作する擬似SRAMであ
る。さらに、DRAMは、組み込み自己検査（BIST；Built-
in Self Test）の機能を内蔵しており、チップの外部か
ら試験パターンを受けることなく、内部回路の機能試験
を実行できる。

【００１９】DRAMは、アドレスバッファ１０、１２、試
験回路１４、１６、判定回路１８、モード選択回路２
０、データ入出力バッファ２２、パリティ生成回路２
４、第１スイッチ回路２６、データスイッチ２８、３
０、１６個のリアルセルアレイRCA、２個のパリティセ
ルアレイPCA、ロウデコーダ３２、コラムデコーダ３
４、センスアンプ３６、パリティチェック回路３８、お
よびデータ再生回路４０を有している。

【００２０】DRAMは、外部端子を介して試験コマンドを
受信したとき、通常動作モードから試験モードに移行す
る。モード選択回路２０は、通常動作モード時に低レベ
ルの試験モード信号BISTZを出力し、試験モード時に高
レベルの試験モード信号BISTZを出力する。また、試験
回路１４、１６、および判定回路１８は、試験モード時
に動作する。

【００２１】アドレスバッファ１０は、試験モード信号
BISTZが低レベルのとき、アドレス端子CADから供給され
るコラムアドレス信号CADを内部コラムアドレス信号ICA
Dとして出力する。アドレスバッファ１０は、試験モー
ド信号BISTZが高レベルのとき、試験回路１４から供給
される試験コラムアドレス信号TCADを内部コラムアドレ
ス信号ICADとして出力する。

【００２２】アドレスバッファ１２は、試験モード信号
BISTZが低レベルのとき、アドレス端子RADから供給され
るロウアドレス信号RADを内部ロウアドレス信号IRADと
して出力する。アドレスバッファ１２は、試験モード信
号BISTZが高レベルのとき、試験回路１４から供給され
る試験ロウアドレス信号TRADを内部ロウアドレス信号IR
ADとして出力する。

【００２３】試験回路１４は、試験モード信号BISTZが
高レベルのとき、試験端子TMDを介して供給される試験
信号TMDの組み合わせに応じて動作し、試験コラムアド
レス信号TCADおよび試験ロウアドレス信号TRAD（試験パ
ターン）を順次出力する。試験信号TMDは、試験回路１
４が生成可能な複数の試験パターンのうちいずれかを選
択する信号である。

【００２４】試験回路１６は、試験モード信号BISTZが
高レベルのとき、試験端子TMDを介して供給される試験
信号TMDの組み合わせに応じて動作し、８ビットの試験
データ信号TDQ（試験パターン）をデータ入出力バッフ
ァ２２に順次出力する。すなわち、試験回路１６は、試
験モード時に、試験パターンを生成し、生成した試験パ
ターンを書き込みデータの伝達経路に出力するパターン
生成回路として動作する。

【００２５】また、試験回路１６は、リアルデータバス
線RDBを介して伝達される読み出しデータ（リアル読み
出しデータ）およびパリティデータバス線PDBを介して
伝達される読み出しデータ（パリティ読み出しデータ）
を同時に期待値と比較し、比較結果を判定回路１８に出
力する。試験回路１６は、リアルデータバス線RDBおよ
びパリティデータバス線PDBを介して読み出しデータを
それぞれ受信するため、これ等読み出しデータを同時に
受信し、期待値と比較できる。このため、試験時間が短
縮される。

【００２６】判定回路１８は、試験回路１６から比較結
果を順次受け、複数の比較結果に基づいて試験結果を判
定し、判定結果を試験出力端子TOUTに出力する。試験回
路１６および判定回路１８は、試験モード時に、リアル
セルアレイRCAから読み出されるリアル読み出しデータ
およびパリティセルアレイPCAから読み出されるパリテ
ィ読み出しデータを期待値と比較することで試験結果を
判定する試験判定回路として動作する。

【００２７】モード選択回路２０は、試験モード時に高
レベルの試験モード信号BISTZを出力し、書き込み動作
および読み出し動作を実行する通常動作モード時に低レ
ベルの試験モード信号BISTZを出力する。データ入出力
バッファ２２は、試験モード信号BISTZが低レベルのと
き、８ビットのデータ端子DQから供給される８ビットの
データ信号DQ（書き込みデータ）をパリティ生成回路２
４および第１スイッチ回路２６に出力し、データ再生回
路４０から供給される８ビットのデータ信号DQ（読み出
しデータ）をデータ端子DQに出力する。また、データ入
出力バッファ２２は、試験モード信号BISTZが高レベル
のとき、試験回路１６から供給される８ビットの試験デ
ータ信号TDQ（試験パターン）をパリティ生成回路２４
および第１スイッチ回路２６に出力する。

【００２８】パリティ生成回路２４は、データ入出力バ
ッファ２２から供給される８ビットのデータ信号DQ（ま
たは試験データ信号TDQ）のうち、４ビットずつについ
てそれぞれパリティデータPARを生成し、生成したパリ
ティデータPARを第１スイッチ回路２６に出力する。第
１スイッチ回路２６は、試験モード信号BISTZが低レベ
ルのとき、パリティデータPARを選択し、データスイッ
チ２８に出力する。第１スイッチ回路２６は、試験モー
ド信号BISTZが高レベルのとき、８ビットのデータ信号D
Qの最下位ビットを選択し、データスイッチ３０に出力
する。すなわち、試験モード時に、試験回路１６が生成
するデータ信号DQの一部は、リアルセルアレイRCAの試
験データとしてだけでなく、パリティセルアレイPCAの
試験データとして使用される。

【００２９】データスイッチ２８は、書き込み動作時に
オンし、データ入出力バッファ２２から供給されるデー
タ信号DQをリアルデータバス線RDBに伝達する。データ
スイッチ３０は、書き込み動作時にオンし、第１スイッ
チ回路２６から供給されるパリティデータまたはデータ
信号DQの下位２ビットをパリティデータバス線PDBに伝
達する。また、第１スイッチ回路２６により、試験回路
１６が生成する試験データは、パリティデータバス線PD
Bを介してパリティセルアレイPCAに直接書き込まれる。

【００３０】リアルセルアレイRCAおよびパリティセル
アレイPCAは、特に図示していないが、一般のDRAMと同
様に、転送トランジスタおよびキャパシタを含む複数の
メモリセル、各メモリセルの転送トランジスタのゲート
に接続されたワード線WL、および転送トランジスタのデ
ータ入出力ノードに接続されたビット線BLを有してい
る。そして、データ端子DQから供給される書き込みデー
タは、電荷としてキャパシタに記憶される。

【００３１】リアルセルアレイRCAは、データ信号DQの
各ビットについて２つずつ割り当てられている。データ
信号DQの同じビットに対応する２つのリアルセルアレイ
RCAは、ロウアドレス信号RADの最上位ビットによって識
別される。すなわち、同じビットのデータ信号DQに対応
する２つのリアルセルアレイRCAは、同時に動作しな
い。リアルセルアレイRCAのリフレッシュ動作は、同じ
ビットのデータ信号DQが書き込まれる２つのリアルセル
アレイRCA毎に順次実行される。

【００３２】同様に、２つのパリティセルアレイPCA
は、ロウアドレス信号RADの最上位ビットによって識別
される。すなわち、図の左側のパリティセルアレイPCA
は、データ信号DQにそれぞれ対応するリアルセルアレイ
PCAのうち、図の左側のリアルセルアレイRCAのパリティ
データPARを記憶し、図の右側のパリティセルアレイPCA
は、データ信号DQにそれぞれ対応するリアルセルアレイ
PCAのうち、図の右側のリアルセルアレイRCAのパリティ
データPARを記憶する。パリティセルアレイPCAのリフレ
ッシュ動作も、２つのリアルセルアレイRCAで同時に実
行される。パリティセルアレイPCAは、リアルセルアレ
イRCAと同じ記憶容量を有しており、同じレイアウトデ
ータを使用して形成されている。パリティセルアレイPC
Aを新たにレイアウト設計する必要はないため、レイア
ウト設計に要する時間を短縮できる。

【００３３】コラムデコーダ３２は、内部コラムアドレ
ス信号ICADをデコードし、セルアレイRCA（またはPCA）
のコラムスイッチを選択する。コラムスイッチのオンに
より、ビット線BLがデータバス線RDB（またはPDB）に接
続されるロウデコーダ３４は、内部ロウアドレス信号IR
ADをデコードし、メモリセルアレイRCA（またはPCA）の
ワード線WLを選択する。パリティセルアレイPCAの間に
配置されたロウデコーダ３４は、両側のセルアレイPCA
によって共有される。同様に、同じビットのデータ信号
DQに対応する２つのリアルセルアレイRCAの間に配置さ
れたロウデコーダ３４は、これ等セルアレイRCAによっ
て共有されている。

【００３４】センスアンプ３６は、メモリセルに入出力
されるデータ信号DQを増幅し、増幅したデータ信号DQ
を、リアルデータバス線RDB（またはパリティデータバ
ス線PDB）に出力する。パリティチェック回路３８は、
リアルセルアレイRCAからリアルデータバス線RDBに読み
出されるリアル読み出しデータおよびパリティセルアレ
イPCAからパリティデータバス線PDBに読み出されるパリ
ティ読み出しデータの排他的論理和を演算し、演算結果
をデータ再生回路４０に出力する。

【００３５】データ再生回路４０は、リアルセルアレイ
RCAからリアルデータバス線RDBに読み出されるリアル読
み出しデータおよびパリティチェック回路３８の出力を
受け、読み出しデータ（リアルセルアレイRCAに書き込
まれた書き込みデータ）を再生する。再生された読み出
しデータは、データ入出力バッファ２２を介してデータ
端子DQに伝達される。

【００３６】パリティチェック回路３８およびデータ再
生回路４０は、通常動作モード時（読み出し動作時）
に、リアルセルアレイRCAから読み出されるリアル読み
出しデータおよびパリティセルアレイPCAから読み出さ
れるパリティ読み出しデータに基づいて書き込みデータ
を再生するパリティ検査回路４２として動作する。図２
は、図１に示したパリティ検査回路４２の詳細を示して
いる。

【００３７】パリティ検査回路４２のパリティチェック
回路３８は、８ビットのリアルデータバス線RDBを介し
て読み出されるリアル読み出しデータおよび１ビットの
パリティデータバス線PDBを介して読み出されるパリテ
ィ読み出しデータの排他的論理和を演算するEOR回路３
８ａを有している。パリティ検査回路４２のデータ再生
回路４０は、８ビットのリアルデータバス線RDBに対応
してそれぞれ形成されたEOR回路４０ａとセレクタ４０
ｂとを有している。各EOR回路４０ａは、EOR回路３８ａ
の出力とリアル読み出しデータとの排他的論理和を演算
する。セレクタ４０ｂは、リアル読み出しデータまたは
EOR回路４０ａの出力を選択し、選択したデータを再生
データとしてデータ入出力バッファ２２に出力する。セ
レクタ４０ｂは、対応するリアルセルアレイRCAがリフ
レッシュ動作中のとき、EOR回路４０ａの出力を選択す
る。

【００３８】図３は、図１に示した第１スイッチ回路２
６の詳細を示している。第１スイッチ回路２６は、低レ
ベルの試験モード信号BISTZに応じてオンし、パリティ
データPARをデータスイッチ３０に出力するCMOS伝達ゲ
ート２６ａと、高レベルの試験モード信号BISTZに応じ
てオンし、データ信号DQ0をデータスイッチ３０に出力
するCMOS伝達ゲート２６ｂとを有している。

【００３９】上述したDRAMでは、通常動作時（書き込み
動作時）に、第１スイッチ回路２６は、パリティ生成回
路２４の出力をデータスイッチ３０の入力に接続する。
このため、パリティセルアレイPCAには、データ信号DQ
（書き込みデータ）のパリティデータが書き込まれる。
リアルセルアレイRCAには、データ入出力バッファ２２
から出力されるデータ信号DQが直接書き込まれる。

【００４０】読み出し動作時に、リアルセルアレイRCA
のいずれかがリフレッシュ動作を実行している場合、パ
リティ検査回路４２は、リフレッシュ動作を実行してい
ない残りのリアルセルアレイRCAから読み出されるリア
ル読み出しデータおよびパリティセルアレイPCAから読
み出されるパリティ読み出しデータを使用して、リフレ
ッシュ動作中のリアルセルアレイRCAから読み出すべき
データを再生する。すなわち、DRAMは、リフレッシュ動
作を外部に認識されることなく実行する。

【００４１】一方、試験モード時に、試験回路１６は、
試験パターン（書き込みデータ）をデータ入出力バッフ
ァ２２に出力する。第１スイッチ回路２６は、データ入
出力バッファ２２の出力（DQ0）をデータスイッチ３０
の入力に接続する。このため、パリティセルアレイPCA
には、データ信号DQ0（書き込みデータ）が書き込まれ
る。すなわち、第１スイッチ回路２６は、試験回路１６
が生成する書き込みデータの一部を選択し、選択したデ
ータを試験パターンとして出力する。そして、パリティ
セルアレイPCAには、試験回路１６が生成したデータ信
号DQ0が書き込まれる。

【００４２】試験回路１６は、リアルセルアレイRCAか
ら読み出されるリアル読み出しデータおよびパリティセ
ルアレイPCAから読み出されるパリティ読み出しデータ
を同時に受信する。試験回路１６は、リアル読み出しデ
ータおよびパリティ読み出しデータを直接期待値と比較
することでDRAMが正しく動作することを判定する。判定
回路１８は、試験回路１６からの複数の比較結果に基づ
いて試験結果を判定し、判定結果を試験出力端子TOUTに
出力する。すなわち、組み込み自己検査の結果がDRAMの
外部に出力される。

【００４３】このように、パリティデータを記憶するパ
リティセルアレイPCAを有するDRAMにおいて、組み込み
自己検査を実施し、パリティセルアレイPCAの動作を試
験できる。以上、本実施形態では、第１スイッチ回路２
６は、試験回路１６が生成する書き込みデータDQ0を選
択し、パリティセルアレイPCAへの試験パターンとして
出力した。また、試験回路１６は、リアル読み出しデー
タおよびパリティ読み出しデータを直接期待値と比較す
ることで試験結果を判定した。すなわち、本発明の適用
により、パリティセルアレイPCAを有するDRAMの組み込
み自己検査を実施できる。

【００４４】また、試験回路１６は、リアル読み出しデ
ータおよびパリティ読み出しデータを、それぞれリアル
データバス線RDBおよびパリティデータバス線PDBを介し
て同時に受信し、受信したデータを期待値と比較した。
このため、リアルセルアレイRCAおよびパリティセルア
レイPCAの試験を同時に実施でき、試験時間を短縮でき
る。試験時間の短縮により、DRAMの試験コスト（製造コ
スト）を削減できる。

【００４５】パリティセルアレイPCAをリアルセルアレ
イRCAと同じ構造にした。このため、DRAMのレイアウト
設計に要する時間を短縮できる。図４は、本発明の半導
体メモリの第２の実施形態を示している。この実施形態
は、請求項１、請求項４、および請求項５に対応してい
る。第１の実施形態で説明した回路・信号と同一の回路
・信号については、同一の符号を付し、これ等について
は、詳細な説明を省略する。

【００４６】この実施形態では、データ入出力バッファ
２２とデータスイッチ２８とが、第２スイッチ回路４４
を介して接続されている。また、第１の実施形態の試験
回路１６の代わりに試験回路４６が形成されている。そ
の他の構成は、第１の実施形態と同じである。第２スイ
ッチ回路４４は、試験モード信号BISTZが低レベルのと
き、８ビットのデータ信号DQ0-7を選択し、試験モード
信号BISTZが高レベルのとき、データ信号DQ0を選択す
る。

【００４７】試験回路４６は、試験モード信号BISTZが
高レベルのとき、試験端子TMDを介して供給される試験
信号TMDの組み合わせに応じて動作し、１ビットの試験
データ信号TDQ（試験パターン）をデータ入出力バッフ
ァ２２に順次出力する。データ入出力バッファ２２は、
データ信号TDQをデータ信号DQ0として出力する。また、
試験回路４６は、第１の実施形態と同様に、リアルデー
タバス線RDBおよびパリティデータバス線PDBを介して伝
達される読み出しデータを同時に期待値と比較し、比較
結果を判定回路１８に出力する。

【００４８】図５は、図４に示した第２スイッチ回路４
４の詳細を示している。第２スイッチ回路４４は、複数
のCMOS伝達ゲート４４ａと、複数のCMOS伝達ゲート４４
ｂとを有している。CMOS伝達ゲート４４ａは、低レベル
の試験モード信号BISTZに応じてオンし、データ信号DQ0
-7およびパリティデータPARをデータスイッチ２８、３
０にそれぞれ出力する。CMOS伝達ゲート４４ｂは、高レ
ベルの試験モード信号BISTZに応じてオンし、データ信
号DQ0を共通の書き込みデータとしてデータスイッチ２
８、３０に出力する。

【００４９】上述したDRAMでは、試験モード時に、試験
回路４６により生成される１ビットの試験パターン（書
き込みデータ）が、データ信号DQ0-7に対応するリアル
セルアレイRCAおよびパリティセルアレイPCAに書き込ま
れる。この後、試験回路４６は、リアルセルアレイRCA
およびパリティセルアレイPCAからデータを同時に読み
出し、読み出しデータが全て一致したときに、DRAMが正
しく動作すると判断する。すなわち、この実施形態で
は、データ圧縮試験が実施される。ここで、データ圧縮
試験とは、異なるデータ端子に対応するメモリセルに、
共通のデータを書き込む試験である。

【００５０】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、試験モード時に、共通のデータ信号DQ
0をリアルセルアレイRCAおよびパリティセルアレイPCA
に書き込んだ。すなわち、データ圧縮試験を実施した。
したがって、試験回路４６が生成する試験パターンのビ
ット数を最小にでき、試験回路４６内の試験パターンの
生成回路の規模を小さくできる。この結果、DRAMのチッ
プサイズを小さくできる。

【００５１】図６は、本発明の半導体メモリの第３の実
施形態を示している。この実施形態は、請求項１、請求
項３、および請求項４に対応している。第１の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。半導体メモリは、シリコン基板上にCMOSプロセ
スを使用してSRAMとして形成されている。SRAMは、アド
レス端子ADから供給されるアドレス信号ADをアドレスバ
ッファ１０、１２でそれぞれ受信する。リアルセルアレ
イRCAおよびパリティセルアレイPCAは、SRAMのメモリセ
ルを有している。第３の実施形態に関するその他の構成
は、第１の実施形態とほぼ同じである。

【００５２】この実施形態では、パリティセルアレイPC
Aは、リアルセルアレイRCAに書き込まれた書き込みデー
タの誤り検出および誤り訂正をするために利用される。
この実施形態においても、上述した第１の実施形態と同
様の効果を得ることができる。さらに、誤り検出・訂正
機能を有する半導体メモリにおいても、組み込み自己検
査を実施し、試験時間を短縮できる。

【００５３】図７は、本発明者らが本発明をする前に検
討した半導体メモリのブロック図である。第１の実施形
態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。図７に示した回路ブロックは、未だ公知で
はない。この例では、第１の実施形態の第１スイッチ回
路２６および試験回路１６の代わりに第３スイッチ回路
４８および試験回路５０が形成されている。また、パリ
ティデータバス線PDBが、データ信号DQに対応するリア
ルデータバス線RDBに、第４スイッチ回路５２を介して
接続されている。

【００５４】試験モード時に、リアルセルアレイRCAと
パリティセルアレイPCAとは、それぞれ別に試験され
る。すなわち、リアルセルアレイRCAの試験時に、第３
スイッチ回路４８は、データ入出力バッファ２２の出力
をデータスイッチ２８に接続する。第４スイッチ回路５
２はオフする。そして、試験回路５２は、リアルセルア
レイRCAを試験するための試験パターンを生成し、リア
ルセルアレイRCAからの読み出しデータを期待値と比較
する。

【００５５】パリティセルアレイPCAの試験時に、第３
スイッチ回路４８は、データ入出力バッファ２２の出力
（DQ0）をデータスイッチ３０に接続する。第４スイッ
チ回路５２はオンする。そして、試験回路５２は、パリ
ティセルアレイPCAを試験するための１ビットの試験パ
ターンを生成し、パリティセルアレイPCAからの読み出
しデータを第４スイッチ回路５２およびリアルデータバ
ス線RDBを介して受信し、期待値と比較する。

【００５６】図７に示したDRAMは、リアルセルアレイRC
AとパリティセルアレイPCAとを別々に試験するため、試
験時間が長くなる。図８は、本発明者らが本発明をする
前に検討した半導体メモリの別のブロック図である。第
１の実施形態で説明した回路・信号と同一の回路・信号
については、同一の符号を付し、これ等については、詳
細な説明を省略する。図８に示した回路ブロックは、未
だ公知ではない。

【００５７】この例では、パリティセルアレイPCAを試
験するための専用の試験回路５４、判定回路５６、デー
タ入出力バッファ５８（データ入出力バッファ２２のダ
ミー回路）が新たに形成されている。また、第１の実施
形態の第１スイッチ回路２６および試験回路１６の代わ
りに第５スイッチ回路６０および試験回路６２が形成さ
れている。

【００５８】第５スイッチ回路６０は、通常動作モード
時に、パリティ生成回路２４の出力をデータスイッチ３
０に接続し、試験モード時に、データ入出力バッファ５
８の出力をデータスイッチ３０に接続する。そして、試
験回路６０は、リアルセルアレイRCAを試験し、試験回
路５４は、パリティセルアレイPCAを試験する。図８に
示したDRAMは、リアルセルアレイRCAとパリティセルア
レイPCAとを試験するために、試験回路６０、５４が必
要になる。このため、試験回路の規模が大きくなり、DR
AMのチップサイズが大きくなる。

【００５９】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【００６０】

【発明の効果】請求項１の半導体メモリでは、通常動作
モード時に、リアルセルアレイのいずれかが正しいデー
タを出力できない場合に、パリティデータを利用してデ
ータを再生することで、正しいデータを読み出すことが
できる。試験モード時に、書き込みデータから生成され
るパリティデータではなく、書き込みデータの一部をパ
リティセルアレイに直接書き込んだ。また、試験判定回
路は、パリティセルアレイからのパリティ読み出しデー
タを直接期待値と比較した。このため、半導体メモリに
形成される試験回路を使用して、従来できなかったパリ
ティセルアレイの組み込み自己検査を実施できる。

【００６１】リアル読み出しデータおよびパリティ読み
出しデータを、試験判定回路により同時に期待値と比較
できるため、試験時間を短縮できる。試験時間の短縮に
より、半導体メモリの製造コストを削減できる。請求項
２の半導体メモリでは、リフレッシュ動作を外部のデバ
イスに認識させることなく実行する半導体メモリにおい
て、組み込み自己検査を実施し、試験時間を短縮でき
る。

【００６２】請求項３の半導体メモリでは、誤り検出・
訂正機能を有する半導体メモリにおいて、組み込み自己
検査を実施し、試験時間を短縮できる。請求項４の半導
体メモリでは、パリティセルアレイを設計する必要がな
くなり、レイアウト設計に要する時間を短縮できる。請
求項５の半導体メモリでは、生成する試験パターンのビ
ット数を減らすことができ、パターン生成回路の回路規
模を小さくできる。この結果、半導体メモリのチップサ
イズを小さくできる。

【図面の簡単な説明】

【図１】本発明の半導体メモリの第１の実施形態を示す
ブロック図である。

【図２】図１のパリティ検査回路の詳細を示す回路図で
ある。

【図３】図１のスイッチ回路の詳細を示す回路図であ
る。

【図４】本発明の半導体メモリの第２の実施形態を示す
ブロック図である。

【図５】図４のスイッチ回路の詳細を示す回路図であ
る。

【図６】本発明の半導体メモリの第３の実施形態を示す
ブロック図である。

【図７】本発明者らが本発明前に検討した半導体メモリ
を示すブロック図である。

【図８】本発明者らが本発明前に検討した別の半導体メ
モリを示すブロック図である。

【図９】従来のDRAMの概要を示す回路図である。

【符号の説明】

１０、１２アドレスバッファ１４、１６試験回路１８判定回路２０モード選択回路２２データ入出力バッファ２４パリティ生成回路２６スイッチ回路２８、３０データスイッチ３２ロウデコーダ３４コラムデコーダ３６センスアンプ３８パリティチェック回路４０データ再生回路４２パリティ検査回路４４第２スイッチ回路４６試験回路 BISTZ 試験モード信号 CAD アドレス端子、コラムアドレス信号 DQ データ端子、データ信号 ICAD 内部コラムアドレス信号 IRAD 内部ロウアドレス信号 PAR パリティデータ PCA パリティセルアレイ PDB パリティデータバス線 RAD アドレス端子、ロウアドレス信号 RCA リアルセルアレイ RDB リアルデータバス線 TCAD 試験コラムアドレス信号 TDQ 試験データ信号 TMD 試験端子、試験信号 TRAD 試験ロウアドレス信号 TOUT 試験出力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３７１ＣＦターム(参考） 2G132 AA08 AC03 AG01 AK08 AK09 AK29 AL00 AL09 5L106 AA01 BB02 BB13 DD03 DD22 DD23 EE02 5M024 AA91 BB30 BB39 BB40 EE05 KK22 MM05 MM09 MM10 PP01 PP02 PP03

Claims

【特許請求の範囲】

【請求項１】複数のデータ端子を介して供給される書
き込みデータをそれぞれ記憶するメモリセルを有する複
数のリアルセルアレイと、前記書き込みデータのパリティデータを生成するパリテ
ィ生成回路と、前記試験モード時に、試験パターンを生成し、生成した
前記試験パターンを前記書き込みデータの伝達経路に出
力するパターン生成回路と、通常動作モード時に前記パリティデータを選択し、試験
モード時に前記書き込みデータの一部を選択する第１ス
イッチ回路と、前記第１スイッチ回路により選択される前記パリティデ
ータまたは前記書き込みデータの一部を記憶するメモリ
セルを有するパリティセルアレイと、前記通常動作モード時に、前記リアルセルアレイから読
み出されるリアル読み出しデータおよび前記パリティセ
ルアレイから読み出されるパリティ読み出しデータに基
づいて前記書き込みデータを再生するパリティ検査回路
と、前記試験モード時に、前記リアルセルアレイから読み出
されるリアル読み出しデータおよび前記パリティセルア
レイから読み出されるパリティ読み出しデータを受信
し、これ等読み出しデータを期待値と比較することで試
験結果を判定する試験判定回路とを備えていることを特
徴とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、前記リアルセルアレイの前記メモリセルは、前記書き込
みデータを電荷として蓄えるキャパシタを有し、前記メモリセルに保持されている前記書き込みデータを
再書き込みするリフレッシュ動作は、前記リアルセルア
レイ毎に順次に実行され、前記パリティ検査回路は、リフレッシュ動作中の前記リ
アルセルアレイの前記書き込みデータを再生することを
特徴とする半導体メモリ。
【請求項３】請求項１記載の半導体メモリにおいて、前記パリティ検査回路は、前記リアルセルアレイから読
み出される前記リアル読み出しデータの誤りを検出し、
正しいデータに訂正することを特徴とする半導体メモ
リ。
【請求項４】請求項１記載の半導体メモリにおいて、前記パリティセルアレイは、前記リアルセルアレイと同
じ記憶容量を有し、同じ構造であることを特徴とする半
導体メモリ。
【請求項５】請求項１記載の半導体メモリにおいて、前記通常動作モード時に、前記書き込みデータを前記リ
アルセルアレイにそれぞれ出力し、前記試験モード時
に、前記第１スイッチ回路が選択する前記書き込みデー
タの一部を共通の書き込みデータとして前記リアルセル
アレイに出力する第２スイッチ回路を備えていることを
特徴とする半導体メモリ。