JP2002269998A - テスト回路および半導体記憶装置 - Google Patents
テスト回路および半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭのメモリセルのテストを行ったとき
に、読み出しおよび書き込みが適切に行われなかったメ
モリセルを特定できるテスト装置を提供する。 【解決手段】 テスト時に、テストデータを書き込む単
数のメモリセルを選択する書き込み側選択回路４n と、
テストデータを読み出すメモリセルとして、書き込み側
選択回路４n で選択されたメモリセルを選択し、前記選
択したメモリセルに書き込むテストデータと、当該テス
トデータを前記選択したメモリセルから読み出して得ら
れたテストデータとを比較し、当該比較の結果を出力す
る読み出し側選択回路６n とを有する。
に、読み出しおよび書き込みが適切に行われなかったメ
モリセルを特定できるテスト装置を提供する。 【解決手段】 テスト時に、テストデータを書き込む単
数のメモリセルを選択する書き込み側選択回路４n と、
テストデータを読み出すメモリセルとして、書き込み側
選択回路４n で選択されたメモリセルを選択し、前記選
択したメモリセルに書き込むテストデータと、当該テス
トデータを前記選択したメモリセルから読み出して得ら
れたテストデータとを比較し、当該比較の結果を出力す
る読み出し側選択回路６n とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、テスト回路および
半導体記憶装置に関し、特に、ＤＲＡＭ(DynamicRandom
Access Memory)のテスト技術に関するテスト回路およ
び半導体記憶装置に関する。
半導体記憶装置に関し、特に、ＤＲＡＭ(DynamicRandom
Access Memory)のテスト技術に関するテスト回路およ
び半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭでは、出荷前に、メモリ
セルへの書き込みおよび読み出しが正確に行われている
かのテストが行われる。従来のＤＲＡＭのテストでは、
各メモリセルにデータを書き込み、続いて、当該書き込
んだデータをメモリセルから読み出す。そして、各メモ
リセルについて、書き込みデータと読み出しデータとが
一致しているか否かを比較する。
セルへの書き込みおよび読み出しが正確に行われている
かのテストが行われる。従来のＤＲＡＭのテストでは、
各メモリセルにデータを書き込み、続いて、当該書き込
んだデータをメモリセルから読み出す。そして、各メモ
リセルについて、書き込みデータと読み出しデータとが
一致しているか否かを比較する。
【０００３】図９は、従来のＤＲＡＭのメモリセルのテ
スト動作を行うテスト回路を説明するための図である。
図９において、ＩS は、メモリセルＭS への書き込みデ
ータを示している。また、ＯS は、メモリセルＭS から
の読み出しデータを示している。図９に示すように、従
来では、各メモリセルＭS について、対応するＸＯＲ回
路１００S で、書き込みデータＩS と読み出しデータＯ
S とのＸＯＲ(eXclusiveOR)を求める。そして、ＯＲ回
路１０１において、全てのメモリセルＭS のＸＯＲ回路
１００S の出力Ｏ＿１００S の論理和を求め、その結果
をテスト結果Ｏ＿１０１としてＤＲＡＭの外部に出力す
る。
スト動作を行うテスト回路を説明するための図である。
図９において、ＩS は、メモリセルＭS への書き込みデ
ータを示している。また、ＯS は、メモリセルＭS から
の読み出しデータを示している。図９に示すように、従
来では、各メモリセルＭS について、対応するＸＯＲ回
路１００S で、書き込みデータＩS と読み出しデータＯ
S とのＸＯＲ(eXclusiveOR)を求める。そして、ＯＲ回
路１０１において、全てのメモリセルＭS のＸＯＲ回路
１００S の出力Ｏ＿１００S の論理和を求め、その結果
をテスト結果Ｏ＿１０１としてＤＲＡＭの外部に出力す
る。
【０００４】図９に示すテスト回路では、全てのＸＯＲ
回路１００S の出力Ｏ＿１００S が論理値「０」を示す
場合、すなわち、全てのメモリセルＭS についての書き
込みデータＩS と読み出しデータＯS が一致した場合に
のみ、ＯＲ回路１０１から出力されるテスト結果Ｏ＿１
０１が論理値「０」になる。従って、テスト結果Ｏ＿１
０１の論理値が「０」の場合には、全てのメモリセルＭ
S の書き込みおよび読み出しが適切に行われたことを知
ることができる。また、テスト結果Ｏ＿１０１の論理値
が「１」の場合には、少なくとも一つのメモリセルＭS
の書き込みおよび読み出しが適切に行われなかったこと
を知ることができる。
回路１００S の出力Ｏ＿１００S が論理値「０」を示す
場合、すなわち、全てのメモリセルＭS についての書き
込みデータＩS と読み出しデータＯS が一致した場合に
のみ、ＯＲ回路１０１から出力されるテスト結果Ｏ＿１
０１が論理値「０」になる。従って、テスト結果Ｏ＿１
０１の論理値が「０」の場合には、全てのメモリセルＭ
S の書き込みおよび読み出しが適切に行われたことを知
ることができる。また、テスト結果Ｏ＿１０１の論理値
が「１」の場合には、少なくとも一つのメモリセルＭS
の書き込みおよび読み出しが適切に行われなかったこと
を知ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図９に
示すテスト回路では、テスト結果Ｏ＿１０１が論理値
「１」を示した場合に、メモリセルＭ1 〜ＭS に書き込
みおよび読み出しが適切に行われなかったメモリセルが
あることを知ることができるが、それがどのメモリセル
であるかを特定できないという問題がある。
示すテスト回路では、テスト結果Ｏ＿１０１が論理値
「１」を示した場合に、メモリセルＭ1 〜ＭS に書き込
みおよび読み出しが適切に行われなかったメモリセルが
あることを知ることができるが、それがどのメモリセル
であるかを特定できないという問題がある。
【０００６】本発明は、上述した従来技術の問題に鑑み
てなされ、複数のメモリセルにデータを記憶する半導体
記憶装置の前記メモリセルのテストを行ったときに、読
み出しおよび書き込みが適切に行われなかったメモリセ
ルを特定できるテスト装置および半導体記憶装置を提供
することを目的とする。
てなされ、複数のメモリセルにデータを記憶する半導体
記憶装置の前記メモリセルのテストを行ったときに、読
み出しおよび書き込みが適切に行われなかったメモリセ
ルを特定できるテスト装置および半導体記憶装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上述した目的を達成する
ために、本発明のテスト回路は、複数のメモリセルにデ
ータを記憶する半導体記憶装置の前記メモリセルのテス
トを行うテスト回路であって、テストモードであるか否
かを検出するテストモード検出回路と、前記テストモー
ドであると検出された場合に、テストデータを書き込む
単数のメモリセルを選択する第１の選択回路と、テスト
データを読み出すメモリセルとして、前記第１の選択回
路で選択されたメモリセルを選択する第２の選択回路
と、前記選択したメモリセルに書き込むテストデータ
と、当該テストデータを前記選択したメモリセルから読
み出して得られたテストデータとを比較し、当該比較の
結果を出力する比較回路とを有する。
ために、本発明のテスト回路は、複数のメモリセルにデ
ータを記憶する半導体記憶装置の前記メモリセルのテス
トを行うテスト回路であって、テストモードであるか否
かを検出するテストモード検出回路と、前記テストモー
ドであると検出された場合に、テストデータを書き込む
単数のメモリセルを選択する第１の選択回路と、テスト
データを読み出すメモリセルとして、前記第１の選択回
路で選択されたメモリセルを選択する第２の選択回路
と、前記選択したメモリセルに書き込むテストデータ
と、当該テストデータを前記選択したメモリセルから読
み出して得られたテストデータとを比較し、当該比較の
結果を出力する比較回路とを有する。
【０００８】本発明のテスト回路の作用は以下のように
なる。先ず、テストモード検出回路によって、テストデ
ータが検出されると、メモリセルの書き込み側におい
て、第１の選択回路によって、テストデータを書き込む
単数のメモリセルが選択される。また、メモリセルの読
み出し側において、テストデータを読み出すメモリセル
として、前記第１の選択回路で選択されたメモリセルが
選択される。そして、上記選択されたメモリセルにテス
トデータが書き込まれ、続いて、当該書き込まれたテス
トデータが当該メモリセルから読み出される。そして、
比較回路において、前記選択したメモリセルに書き込む
テストデータと、当該テストデータを前記選択したメモ
リセルから読み出して得られたテストデータとが比較さ
れ、当該比較の結果がテスト結果として出力される。
なる。先ず、テストモード検出回路によって、テストデ
ータが検出されると、メモリセルの書き込み側におい
て、第１の選択回路によって、テストデータを書き込む
単数のメモリセルが選択される。また、メモリセルの読
み出し側において、テストデータを読み出すメモリセル
として、前記第１の選択回路で選択されたメモリセルが
選択される。そして、上記選択されたメモリセルにテス
トデータが書き込まれ、続いて、当該書き込まれたテス
トデータが当該メモリセルから読み出される。そして、
比較回路において、前記選択したメモリセルに書き込む
テストデータと、当該テストデータを前記選択したメモ
リセルから読み出して得られたテストデータとが比較さ
れ、当該比較の結果がテスト結果として出力される。
【０００９】また、本発明のテスト回路は、好ましく
は、前記第１の選択回路は、書き込み動作時に、前記テ
ストデータが、前記選択するメモリセルのワード線に供
給され、前記選択しないメモリセルのワード線に供給さ
れないように、前記テストデータの入力側と前記メモリ
セルのワード線との接続状態を切り換える。
は、前記第１の選択回路は、書き込み動作時に、前記テ
ストデータが、前記選択するメモリセルのワード線に供
給され、前記選択しないメモリセルのワード線に供給さ
れないように、前記テストデータの入力側と前記メモリ
セルのワード線との接続状態を切り換える。
【００１０】また、本発明のテスト回路は、好ましく
は、前記第２の選択回路は、読み出し動作時に、前記選
択するメモリセルのワード線から前記テストデータが読
み出され、前記選択しないメモリセルのワード線から前
記テストデータが読み出されないように、前記テストデ
ータの出力側と前記メモリセルのワード線との接続状態
を切り換える。
は、前記第２の選択回路は、読み出し動作時に、前記選
択するメモリセルのワード線から前記テストデータが読
み出され、前記選択しないメモリセルのワード線から前
記テストデータが読み出されないように、前記テストデ
ータの出力側と前記メモリセルのワード線との接続状態
を切り換える。
【００１１】また、本発明のテスト回路は、好ましく
は、前記第１の選択回路および前記第２の選択回路は、
アドレス信号に基づいて、前記メモリセルの選択を行
う。
は、前記第１の選択回路および前記第２の選択回路は、
アドレス信号に基づいて、前記メモリセルの選択を行
う。
【００１２】また、本発明の半導体記憶装置は、好まし
くは、複数のメモリセルと、前記メモリセルの書き込み
および読み出しのテストを行うテスト回路とを有し、前
記テスト回路は、テストモードであるか否かを検出する
テストモード検出回路と、前記テストモードであると検
出された場合に、テストデータを書き込む単数のメモリ
セルを選択する第１の選択回路と、テストデータを読み
出すメモリセルとして、前記第１の選択回路で選択され
たメモリセルを選択する第２の選択回路と、前記選択し
たメモリセルに書き込むテストデータと、当該テストデ
ータを前記選択したメモリセルから読み出して得られた
テストデータとを比較し、当該比較の結果を出力する比
較回路とを有する。
くは、複数のメモリセルと、前記メモリセルの書き込み
および読み出しのテストを行うテスト回路とを有し、前
記テスト回路は、テストモードであるか否かを検出する
テストモード検出回路と、前記テストモードであると検
出された場合に、テストデータを書き込む単数のメモリ
セルを選択する第１の選択回路と、テストデータを読み
出すメモリセルとして、前記第１の選択回路で選択され
たメモリセルを選択する第２の選択回路と、前記選択し
たメモリセルに書き込むテストデータと、当該テストデ
ータを前記選択したメモリセルから読み出して得られた
テストデータとを比較し、当該比較の結果を出力する比
較回路とを有する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態に係わ
るテスト回路および半導体記憶装置を、添付図面を参照
して説明する。図１は、本実施形態のテスト動作に係わ
る部分のＤＲＡＭ１の構成図である。本実施形態では、
例えば、図２に示すように、ｍ，ｎが０≦ｍ，ｎ≦３１
を満たす整数である場合に、３２行（ｎ行）３２列（ｍ
列）に配列されたメモリセルＭ（ｍ，ｎ）を有するＤＲ
ＡＭ１について例示する。ここで、ｎ行目のメモリセル
Ｍ（０，ｎ）〜Ｍ（３１，ｎ）によってメモリセル群５
n が構成される。
るテスト回路および半導体記憶装置を、添付図面を参照
して説明する。図１は、本実施形態のテスト動作に係わ
る部分のＤＲＡＭ１の構成図である。本実施形態では、
例えば、図２に示すように、ｍ，ｎが０≦ｍ，ｎ≦３１
を満たす整数である場合に、３２行（ｎ行）３２列（ｍ
列）に配列されたメモリセルＭ（ｍ，ｎ）を有するＤＲ
ＡＭ１について例示する。ここで、ｎ行目のメモリセル
Ｍ（０，ｎ）〜Ｍ（３１，ｎ）によってメモリセル群５
n が構成される。
【００１４】図１に示すように、ＤＲＡＭ１は、テスト
モード検出回路２、列選択信号生成回路３n 、書き込み
側選択回路４n 、図２に示すメモリセル群５および読み
出し側選択回路６n を有する。また、ＤＲＡＭ１は、後
述するＲＯＷ（行）デコーダ８０およびＣＯＬＵＭＮ
（列）デコーダ８１を有する。ここで、テストモード検
出回路２が本発明のテストモード検出回路に対応し、列
選択信号生成回路３n が本発明の第１の選択回路に対応
し、メモリセル群５のメモリセルが本発明のメモリセル
に対応し、読み出し側選択回路６n が本発明の第２の選
択回路および比較回路に対応する。
モード検出回路２、列選択信号生成回路３n 、書き込み
側選択回路４n 、図２に示すメモリセル群５および読み
出し側選択回路６n を有する。また、ＤＲＡＭ１は、後
述するＲＯＷ（行）デコーダ８０およびＣＯＬＵＭＮ
（列）デコーダ８１を有する。ここで、テストモード検
出回路２が本発明のテストモード検出回路に対応し、列
選択信号生成回路３n が本発明の第１の選択回路に対応
し、メモリセル群５のメモリセルが本発明のメモリセル
に対応し、読み出し側選択回路６n が本発明の第２の選
択回路および比較回路に対応する。
【００１５】テストモード検出回路２は、ＲＡＳＢ信
号、ＣＡＳＢ信号およびＢＩＴＯＲ信号を入力し、図３
に示すように、ＣＡＳＢ信号が、ＲＡＳＢ信号より前に
立ち下がるタイミングを検出し、しかも、そのときにＢ
ＩＴＯＲ信号が論理値「１」の場合に、テストモード開
始を示す信号Ｓ２を列選択信号生成回路３n に出力す
る。ここで、ＣＡＳＢは、ＣＡＳ(Column Address Stro
be) 信号の反転信号であり、ＲＡＳＢはＲＡＳ(Row Add
ress Strobe)信号の反転信号である。また、ＢＩＴＯＲ
信号は、テストモード選択用の信号である。ここで、図
３に示すように、ＣＡＳＢ信号がＲＡＳＢ信号より前に
立ち下がる、いわゆるＣＢＲ(CAS before RAS)は、論理
モデルではタイミングエラーとして扱われるエンドユー
ザが使用できないモードである。
号、ＣＡＳＢ信号およびＢＩＴＯＲ信号を入力し、図３
に示すように、ＣＡＳＢ信号が、ＲＡＳＢ信号より前に
立ち下がるタイミングを検出し、しかも、そのときにＢ
ＩＴＯＲ信号が論理値「１」の場合に、テストモード開
始を示す信号Ｓ２を列選択信号生成回路３n に出力す
る。ここで、ＣＡＳＢは、ＣＡＳ(Column Address Stro
be) 信号の反転信号であり、ＲＡＳＢはＲＡＳ(Row Add
ress Strobe)信号の反転信号である。また、ＢＩＴＯＲ
信号は、テストモード選択用の信号である。ここで、図
３に示すように、ＣＡＳＢ信号がＲＡＳＢ信号より前に
立ち下がる、いわゆるＣＢＲ(CAS before RAS)は、論理
モデルではタイミングエラーとして扱われるエンドユー
ザが使用できないモードである。
【００１６】テストモード検出回路２は、図４に示すよ
うに、ＣＡＳＢ信号が、ＲＡＳＢ信号より前に立ち下が
るタイミングを検出し、しかも、そのときにＢＩＴＯＲ
信号が論理値「０」の場合に、テストモード解除を示す
信号Ｓ２を列選択信号生成回路３n に出力する。
うに、ＣＡＳＢ信号が、ＲＡＳＢ信号より前に立ち下が
るタイミングを検出し、しかも、そのときにＢＩＴＯＲ
信号が論理値「０」の場合に、テストモード解除を示す
信号Ｓ２を列選択信号生成回路３n に出力する。
【００１７】列選択信号生成回路３n は、テストモード
検出回路２からテストモード開始を示す信号Ｓ２を入力
すると、外部から入力した列アドレスＣ＿ＡＤＤに基づ
いて、ｎ行目に位置する３２個の列のうち選択する１列
を指定するための５ビットの列選択信号Ｓ３n を生成
し、これを書き込み側選択回路４n および読み出し側選
択回路６n に出力する。列選択信号生成回路３n は、３
２行のそれぞれに対応して設けられている。なお、テス
ト動作時では、ＲＯＷデコーダ８０は、アドレスＲ＿Ａ
ＤＤを用いて、選択する行のワード線を活性化する。ま
た、テスト動作時では、ＣＯＬＵＭＮデコーダ８１は、
カラムアドレスＣ＿ＡＤＤを用いて、列選択信号Ｓ３n
によって選択される行のビット線を活性化する。
検出回路２からテストモード開始を示す信号Ｓ２を入力
すると、外部から入力した列アドレスＣ＿ＡＤＤに基づ
いて、ｎ行目に位置する３２個の列のうち選択する１列
を指定するための５ビットの列選択信号Ｓ３n を生成
し、これを書き込み側選択回路４n および読み出し側選
択回路６n に出力する。列選択信号生成回路３n は、３
２行のそれぞれに対応して設けられている。なお、テス
ト動作時では、ＲＯＷデコーダ８０は、アドレスＲ＿Ａ
ＤＤを用いて、選択する行のワード線を活性化する。ま
た、テスト動作時では、ＣＯＬＵＭＮデコーダ８１は、
カラムアドレスＣ＿ＡＤＤを用いて、列選択信号Ｓ３n
によって選択される行のビット線を活性化する。
【００１８】図５は、図１に示す書き込み側選択回路４
n 、メモリセル群５n および読み出し側選択回路６n の
構成を示す図である。図５に示すように、書き込み側選
択回路４n は、デコーダ２０および選択回路２１0 〜２
１31を有する。選択回路２１0 〜２１31は、それぞれ各
列に対応している。書き込み側選択回路４n は、３２行
のそれぞれに対応して設けられている。デコーダ２０
は、列選択信号生成回路３n から入力した５ビットの列
選択信号Ｓ３n から、選択する１列に対応する選択信号
を論理値「０」とし、それ以外の列に対応する選択信号
を論理値「１」とした、それぞれの列に対応する選択信
号Ｓ２０m を生成し、選択信号Ｓ２０m を選択回路２１
m に出力する。また、書き込み側選択回路４n は、外部
から入力したＩ（入力）信号、ＯＲＩＮ信号、ＢＩＴＯ
Ｒ信号を選択回路２１0 〜２１31に出力する。ここで、
ＯＲＩＮ信号は、テストデータの信号である。
n 、メモリセル群５n および読み出し側選択回路６n の
構成を示す図である。図５に示すように、書き込み側選
択回路４n は、デコーダ２０および選択回路２１0 〜２
１31を有する。選択回路２１0 〜２１31は、それぞれ各
列に対応している。書き込み側選択回路４n は、３２行
のそれぞれに対応して設けられている。デコーダ２０
は、列選択信号生成回路３n から入力した５ビットの列
選択信号Ｓ３n から、選択する１列に対応する選択信号
を論理値「０」とし、それ以外の列に対応する選択信号
を論理値「１」とした、それぞれの列に対応する選択信
号Ｓ２０m を生成し、選択信号Ｓ２０m を選択回路２１
m に出力する。また、書き込み側選択回路４n は、外部
から入力したＩ（入力）信号、ＯＲＩＮ信号、ＢＩＴＯ
Ｒ信号を選択回路２１0 〜２１31に出力する。ここで、
ＯＲＩＮ信号は、テストデータの信号である。
【００１９】図６は、選択回路２１m の構成図である。
図６に示すように、選択回路２１m は、セレクタ３０
と、ＰチャネルのトランジスタＴｒ1 と、Ｎチャネルの
トランジスタＴｒ2 とを有する。セレクタ３０の出力側
には、トランジスタＴｒ1 のソースが接続されている。
トランジスタＴｒ1 のドレインには、トランジスタＴｒ
2 のドレインが接続されている。また、トランジスタＴ
ｒ2 のソースは接地されている。また、トランジスタＴ
ｒ1 のゲートと、トランジスタＴｒ2 のゲートには、選
択信号Ｓ２０m が印加される。
図６に示すように、選択回路２１m は、セレクタ３０
と、ＰチャネルのトランジスタＴｒ1 と、Ｎチャネルの
トランジスタＴｒ2 とを有する。セレクタ３０の出力側
には、トランジスタＴｒ1 のソースが接続されている。
トランジスタＴｒ1 のドレインには、トランジスタＴｒ
2 のドレインが接続されている。また、トランジスタＴ
ｒ2 のソースは接地されている。また、トランジスタＴ
ｒ1 のゲートと、トランジスタＴｒ2 のゲートには、選
択信号Ｓ２０m が印加される。
【００２０】セレクタ３０は、Ｉ信号、ＯＲＩＮ信号お
よびＢＩＴＯＲ信号を入力する。セレクタ３０は、ＢＩ
ＴＯＲ信号が論理値「０」のときに、ＯＲＩＮ信号を選
択してトランジスタＴｒ1 のソースに出力し、ＢＩＴＯ
Ｒ信号が論理値「０」のときに、Ｉ信号を選択してトラ
ンジスタＴｒ1 のソースに出力する。選択回路２１m で
は、選択信号Ｓ２０m が論理値「０」のときに、トラン
ジスタＴｒ1 が導通状態になると共に、トランジスタＴ
ｒ2 が非導通状態になる。これにより、セレクタ３０の
出力がメモリセル（ｍ，ｎ）のビット線に印加される、
すなわち、メモリセル（ｍ，ｎ）にセレクタ３０からの
出力データが書き込まれる。一方、選択回路２１m で
は、選択信号Ｓ２０m が論理値「１」のときに、トラン
ジスタＴｒ1 が非導通状態になると共に、トランジスタ
Ｔｒ2 が導通状態になる。これにより、メモリセル
（ｍ，ｎ）のビット線の電位がグランド電位になる。
よびＢＩＴＯＲ信号を入力する。セレクタ３０は、ＢＩ
ＴＯＲ信号が論理値「０」のときに、ＯＲＩＮ信号を選
択してトランジスタＴｒ1 のソースに出力し、ＢＩＴＯ
Ｒ信号が論理値「０」のときに、Ｉ信号を選択してトラ
ンジスタＴｒ1 のソースに出力する。選択回路２１m で
は、選択信号Ｓ２０m が論理値「０」のときに、トラン
ジスタＴｒ1 が導通状態になると共に、トランジスタＴ
ｒ2 が非導通状態になる。これにより、セレクタ３０の
出力がメモリセル（ｍ，ｎ）のビット線に印加される、
すなわち、メモリセル（ｍ，ｎ）にセレクタ３０からの
出力データが書き込まれる。一方、選択回路２１m で
は、選択信号Ｓ２０m が論理値「１」のときに、トラン
ジスタＴｒ1 が非導通状態になると共に、トランジスタ
Ｔｒ2 が導通状態になる。これにより、メモリセル
（ｍ，ｎ）のビット線の電位がグランド電位になる。
【００２１】図５に示すように、読み出し側選択回路６
n は、デコーダ２０および選択回路４１0 〜４１31を有
する。選択回路４１0 〜４１31は、それぞれ各列に対応
して設けられている。デコーダ２０は、前述した書き込
み側選択回路４n のデコーダ２０と同じ構成をしてい
る。当該デコーダ２０は、書き込み側選択回路４n のデ
コーダ２０と共用してもよい。
n は、デコーダ２０および選択回路４１0 〜４１31を有
する。選択回路４１0 〜４１31は、それぞれ各列に対応
して設けられている。デコーダ２０は、前述した書き込
み側選択回路４n のデコーダ２０と同じ構成をしてい
る。当該デコーダ２０は、書き込み側選択回路４n のデ
コーダ２０と共用してもよい。
【００２２】図７は、選択回路４１m の構成図である。
図７に示すように、選択回路４１m は、Ｎチャネルのト
ランジスタＴｒ10、インバータ３１、ＡＮＤ回路３２、
ＰチャネルのトランジスタＴｒ11、ＸＯＲ回路３３、メ
モリ３４およびＡＮＤ回路３５を有する。ここで、ＸＯ
Ｒ回路３３が本発明の比較回路に対応する。トランジス
タＴｒ10のドレインは、メモリセル（ｍ，ｎ）のビット
線に接続されている。トランジスタＴｒ10のソースは、
トランジスタＴｒ11のドレインおよびＸＯＲ回路３３の
第１の入力端子に接続されている。トランジスタＴｒ10
のゲートは、インバータ３１の出力端子およびトランジ
スタＴｒ11のゲートに接続されている。トランジスタＴ
ｒ11のソースは、ＡＮＤ回路３２の出力端子に接続され
ている。
図７に示すように、選択回路４１m は、Ｎチャネルのト
ランジスタＴｒ10、インバータ３１、ＡＮＤ回路３２、
ＰチャネルのトランジスタＴｒ11、ＸＯＲ回路３３、メ
モリ３４およびＡＮＤ回路３５を有する。ここで、ＸＯ
Ｒ回路３３が本発明の比較回路に対応する。トランジス
タＴｒ10のドレインは、メモリセル（ｍ，ｎ）のビット
線に接続されている。トランジスタＴｒ10のソースは、
トランジスタＴｒ11のドレインおよびＸＯＲ回路３３の
第１の入力端子に接続されている。トランジスタＴｒ10
のゲートは、インバータ３１の出力端子およびトランジ
スタＴｒ11のゲートに接続されている。トランジスタＴ
ｒ11のソースは、ＡＮＤ回路３２の出力端子に接続され
ている。
【００２３】また、ＡＮＤ回路３２の第１の入力端子
は、ＶＣＣ電位に保持されている。また、ＡＮＤ回路３
２の第２の入力端子には、ＯＲＩＮ信号が印加される。
また、ＡＮＤ回路３５の第１の入力端子はＶＣＣ電位に
保持されている。ＡＮＤ回路３５の第２の入力端子には
ＯＲＩＮ信号が印加される。ＡＮＤ回路３５の出力端子
は、メモリ３４を介して、ＸＯＲ回路３３の第２の入力
端子に接続されている。ＸＯＲ回路３３の出力は、テス
ト結果を示すＯＲＯＵＴ信号となる。
は、ＶＣＣ電位に保持されている。また、ＡＮＤ回路３
２の第２の入力端子には、ＯＲＩＮ信号が印加される。
また、ＡＮＤ回路３５の第１の入力端子はＶＣＣ電位に
保持されている。ＡＮＤ回路３５の第２の入力端子には
ＯＲＩＮ信号が印加される。ＡＮＤ回路３５の出力端子
は、メモリ３４を介して、ＸＯＲ回路３３の第２の入力
端子に接続されている。ＸＯＲ回路３３の出力は、テス
ト結果を示すＯＲＯＵＴ信号となる。
【００２４】選択回路４１m では、選択信号Ｓ２０m が
インバータ３１で反転されて、信号Ｓ３１となる。そし
て、信号Ｓ３１が、トランジスタＴｒ10およびＴｒ11の
ゲートに印加される。選択回路４１m では、選択信号Ｓ
２０m が論理値「０」のときに、信号Ｓ３０が論理値
「１」となり、トランジスタＴｒ10が導通状態となると
共に、トランジスタＴｒ11が非導通状態になる。これに
より、ＸＯＲ回路３３の第１の入力端子の論理値は、メ
モリセルＭ（ｍ，ｎ）に記憶されていたＯＲＩＮ信号を
読み出した読み出し信号の論理値となる。そして、当該
読み出された信号と、ＡＮＤ回路３５およびメモリ３４
を介して得られたＯＲＩＮ信号とが、ＸＯＲ回路３３に
入力される。このとき、メモリ３４によって、入力され
たＯＲＩＮ信号と、当該ＯＲＩＮ信号をメモリセル
（ｍ，ｎ）に書き込んだ後に読み出した読み出し信号と
が、ＸＯＲ回路３３で比較されるようにタイミング調整
が図れる。
インバータ３１で反転されて、信号Ｓ３１となる。そし
て、信号Ｓ３１が、トランジスタＴｒ10およびＴｒ11の
ゲートに印加される。選択回路４１m では、選択信号Ｓ
２０m が論理値「０」のときに、信号Ｓ３０が論理値
「１」となり、トランジスタＴｒ10が導通状態となると
共に、トランジスタＴｒ11が非導通状態になる。これに
より、ＸＯＲ回路３３の第１の入力端子の論理値は、メ
モリセルＭ（ｍ，ｎ）に記憶されていたＯＲＩＮ信号を
読み出した読み出し信号の論理値となる。そして、当該
読み出された信号と、ＡＮＤ回路３５およびメモリ３４
を介して得られたＯＲＩＮ信号とが、ＸＯＲ回路３３に
入力される。このとき、メモリ３４によって、入力され
たＯＲＩＮ信号と、当該ＯＲＩＮ信号をメモリセル
（ｍ，ｎ）に書き込んだ後に読み出した読み出し信号と
が、ＸＯＲ回路３３で比較されるようにタイミング調整
が図れる。
【００２５】一方、選択回路４１m では、選択信号Ｓ２
０m が論理値「１」のときに、信号Ｓ３０が論理値
「０」となり、トランジスタＴｒ10が非導通状態となる
と共に、トランジスタＴｒ11が導通状態になる。これに
より、ＸＯＲ回路３３の第１の入力端子および第２の入
力端子の論理値は共にＯＲＩＮ信号の論理値となり、Ｏ
ＲＯＵＴ信号は論理値「０」になる。
０m が論理値「１」のときに、信号Ｓ３０が論理値
「０」となり、トランジスタＴｒ10が非導通状態となる
と共に、トランジスタＴｒ11が導通状態になる。これに
より、ＸＯＲ回路３３の第１の入力端子および第２の入
力端子の論理値は共にＯＲＩＮ信号の論理値となり、Ｏ
ＲＯＵＴ信号は論理値「０」になる。
【００２６】以下、図１に示すＤＲＡＭ１の動作例を説
明する。図８は、図１に示すＤＲＡＭ１の動作例を説明
するためのフローチャートである。 ステップＳＴ１：テストモード検出回路２において、図
３に示すように、ＣＡＳＢ信号が、ＲＡＳＢ信号より前
に立ち下がるタイミングが検出され、しかも、そのとき
にＢＩＴＯＲ信号が論理値「１」であることが検出され
ると、テストモード開始を示す信号Ｓ２が列選択信号生
成回路３n に出力される。これにより、ＤＲＡＭ１のテ
スト動作が開始される。
明する。図８は、図１に示すＤＲＡＭ１の動作例を説明
するためのフローチャートである。 ステップＳＴ１：テストモード検出回路２において、図
３に示すように、ＣＡＳＢ信号が、ＲＡＳＢ信号より前
に立ち下がるタイミングが検出され、しかも、そのとき
にＢＩＴＯＲ信号が論理値「１」であることが検出され
ると、テストモード開始を示す信号Ｓ２が列選択信号生
成回路３n に出力される。これにより、ＤＲＡＭ１のテ
スト動作が開始される。
【００２７】ステップＳＴ２：ＤＲＡＭ１の選択された
メモリセルに、テストデータであるＯＲＩＮ信号が書き
込まれ、その後、読み出される。そして、当該選択され
たメモリセルに書き込まれたＯＲＩＮ信号と、当該メモ
リセルから読み出されたＯＲＩＮ信号とが比較され、テ
スト結果を示すＯＲＯＵＴ信号が生成される。当該ステ
ップＳＴ２の処理は、後に詳細に説明する。
メモリセルに、テストデータであるＯＲＩＮ信号が書き
込まれ、その後、読み出される。そして、当該選択され
たメモリセルに書き込まれたＯＲＩＮ信号と、当該メモ
リセルから読み出されたＯＲＩＮ信号とが比較され、テ
スト結果を示すＯＲＯＵＴ信号が生成される。当該ステ
ップＳＴ２の処理は、後に詳細に説明する。
【００２８】ステップＳＴ３：テストモード検出回路２
において、図４に示すように、ＣＡＳＢ信号が、ＲＡＳ
Ｂ信号より前に立ち下がるタイミングが検出され、しか
も、そのときにＢＩＴＯＲ信号が論理値「０」であるこ
とが検出されると、テストモード終了を示す信号Ｓ２が
列選択信号生成回路３n に出力される。これにより、Ｄ
ＲＡＭ１のテスト動作が終了する。
において、図４に示すように、ＣＡＳＢ信号が、ＲＡＳ
Ｂ信号より前に立ち下がるタイミングが検出され、しか
も、そのときにＢＩＴＯＲ信号が論理値「０」であるこ
とが検出されると、テストモード終了を示す信号Ｓ２が
列選択信号生成回路３n に出力される。これにより、Ｄ
ＲＡＭ１のテスト動作が終了する。
【００２９】以下、上述したステップＳＴ２の動作を詳
細に説明する。ここでは、メモリセル（ｍ，ｎ）のテス
ト動作を行う場合を例示する。先ず、列選択信号生成回
路３n にｍ列を指定した列アドレスＣ＿ＡＤＤが入力さ
れ、ｍ列を指定するための５ビットの列選択信号Ｓ３n
が生成される。当該列選択信号Ｓ３n は、列選択信号生
成回路３n から書き込み側選択回路４n およい読み出し
側選択回路６n に出力される。また、ＲＯＷデコーダ８
０およびＣＯＬＵＭＮデコーダ８１によって、ｎ行目の
ワード線と、ｍ列目のビット線が活性化される。
細に説明する。ここでは、メモリセル（ｍ，ｎ）のテス
ト動作を行う場合を例示する。先ず、列選択信号生成回
路３n にｍ列を指定した列アドレスＣ＿ＡＤＤが入力さ
れ、ｍ列を指定するための５ビットの列選択信号Ｓ３n
が生成される。当該列選択信号Ｓ３n は、列選択信号生
成回路３n から書き込み側選択回路４n およい読み出し
側選択回路６n に出力される。また、ＲＯＷデコーダ８
０およびＣＯＬＵＭＮデコーダ８１によって、ｎ行目の
ワード線と、ｍ列目のビット線が活性化される。
【００３０】そして、図５および図６に示す書き込み側
選択回路４n は、以下の動作を行う。書き込み側選択回
路４n 内のデコーダ２０によって、ｍ列を選択した列選
択信号Ｓ３n に基づいて選択信号が生成される。このと
き、選択信号Ｓ２０m が論理値「０」になり、それ以外
の選択信号が論理値「１」になる。これにより、図６に
示す選択回路２１m 内で、トランジスタＴｒ1 が導通状
態になり、トランジスタＴｒ2 が非導通状態になる。ま
た、ＢＩＴＯＲ信号が論理値「１」を示しているため、
図６に示すセレクタ３０は、ＯＲＩＮ信号をトランジス
タＴｒ1 のソースに出力する。そして、ＢＩＴＯＲ信号
が、セレクタ３０およびトランジスタＴｒ1 を介して、
ｎ行ｍ列のメモリセル（ｍ，ｎ）に書き込まれる。一
方、ｎ行ｍ列以外のメモリセルに対応する図６に示す選
択回路では、選択信号が論理値「１」を示すため、トラ
ンジスタＴｒ1 が非導通状態になり、トランジスタＴｒ
2 が導通状態になり、ビット線がグランド電位になる。
すなわち、ＢＩＴＯＲ信号が書き込みは行われない。
選択回路４n は、以下の動作を行う。書き込み側選択回
路４n 内のデコーダ２０によって、ｍ列を選択した列選
択信号Ｓ３n に基づいて選択信号が生成される。このと
き、選択信号Ｓ２０m が論理値「０」になり、それ以外
の選択信号が論理値「１」になる。これにより、図６に
示す選択回路２１m 内で、トランジスタＴｒ1 が導通状
態になり、トランジスタＴｒ2 が非導通状態になる。ま
た、ＢＩＴＯＲ信号が論理値「１」を示しているため、
図６に示すセレクタ３０は、ＯＲＩＮ信号をトランジス
タＴｒ1 のソースに出力する。そして、ＢＩＴＯＲ信号
が、セレクタ３０およびトランジスタＴｒ1 を介して、
ｎ行ｍ列のメモリセル（ｍ，ｎ）に書き込まれる。一
方、ｎ行ｍ列以外のメモリセルに対応する図６に示す選
択回路では、選択信号が論理値「１」を示すため、トラ
ンジスタＴｒ1 が非導通状態になり、トランジスタＴｒ
2 が導通状態になり、ビット線がグランド電位になる。
すなわち、ＢＩＴＯＲ信号が書き込みは行われない。
【００３１】また、図５および図７に示す読み出し側選
択回路６n では、以下の動作が行われる。読み出し側選
択回路６n 内のデコーダ２０によって、ｍ列を選択した
列選択信号Ｓ３n を用いて選択信号が生成される。この
とき、選択信号Ｓ２０m が論理値「０」になり、それ以
外の選択信号が論理値「１」になる。これにより、図７
に示す選択回路４１m 内で、トランジスタＴｒ10が接続
状態になり、トランジスタＴｒ11が非接続状態になる。
そして、メモリセル（ｍ，ｎ）に記憶されているＯＲＩ
Ｎ信号が読み出され、当該読み出されたＯＲＩＮ信号
が、トランジスタＴｒ10を介してＸＯＲ回路３３の第１
の入力端子に出力される。また、前述したように、メモ
リセル（ｍ，ｎ）に書き込まれるＯＲＩＮ信号が、ＡＮ
Ｄ回路３５およびメモリ３４を介して、タイング調整さ
れた後に、ＸＯＲ回路３３の第２の入力端子に出力され
る。
択回路６n では、以下の動作が行われる。読み出し側選
択回路６n 内のデコーダ２０によって、ｍ列を選択した
列選択信号Ｓ３n を用いて選択信号が生成される。この
とき、選択信号Ｓ２０m が論理値「０」になり、それ以
外の選択信号が論理値「１」になる。これにより、図７
に示す選択回路４１m 内で、トランジスタＴｒ10が接続
状態になり、トランジスタＴｒ11が非接続状態になる。
そして、メモリセル（ｍ，ｎ）に記憶されているＯＲＩ
Ｎ信号が読み出され、当該読み出されたＯＲＩＮ信号
が、トランジスタＴｒ10を介してＸＯＲ回路３３の第１
の入力端子に出力される。また、前述したように、メモ
リセル（ｍ，ｎ）に書き込まれるＯＲＩＮ信号が、ＡＮ
Ｄ回路３５およびメモリ３４を介して、タイング調整さ
れた後に、ＸＯＲ回路３３の第２の入力端子に出力され
る。
【００３２】そして、ＸＯＲ回路３３において、第１の
入力端子に入力されたＯＲＩＮ信号と、第２の入力端子
に入力されたＯＲＩＮ信号とが一致する場合、すなわ
ち、メモリセル（ｍ，ｎ）への書き込みおよび読み出し
が正常に行われた場合に、論理値「０」を示すＯＲＯＵ
Ｔ信号が出力される。一方、ＸＯＲ回路３３において、
第１の入力端子に入力されたＯＲＩＮ信号と、第２の入
力端子に入力されたＯＲＩＮ信号とが一致しない場合、
すなわち、メモリセル（ｍ，ｎ）への書き込みおよび読
み出しが正常に行われなかった場合に、論理値「１」を
示すＯＲＯＵＴ信号が出力される。
入力端子に入力されたＯＲＩＮ信号と、第２の入力端子
に入力されたＯＲＩＮ信号とが一致する場合、すなわ
ち、メモリセル（ｍ，ｎ）への書き込みおよび読み出し
が正常に行われた場合に、論理値「０」を示すＯＲＯＵ
Ｔ信号が出力される。一方、ＸＯＲ回路３３において、
第１の入力端子に入力されたＯＲＩＮ信号と、第２の入
力端子に入力されたＯＲＩＮ信号とが一致しない場合、
すなわち、メモリセル（ｍ，ｎ）への書き込みおよび読
み出しが正常に行われなかった場合に、論理値「１」を
示すＯＲＯＵＴ信号が出力される。
【００３３】以上説明したように、ＤＲＡＭ１によれ
ば、指定されたメモリセルのアドレスに基づいて、書き
込み側選択回路４n によって、選択されたメモリセルに
ＯＲＩＮ信号を書き込むと共に、当該メモリセルに対応
する選択回路４１m を用いて、当該書き込みを行ったメ
モリセルからＯＲＩＮ信号を読み出し、これらのＯＲＩ
Ｎ信号を比較することで、ＯＲＩＮ信号を入力するＢＩ
ＴＯＲ端子しかもたないＤＲＡＭ１のテストを個々のメ
モリセル毎に行うことができる。すなわち、読み出しお
よび書き込みに、欠陥のあるメモリセルがある場合に、
当該メモリセルを特定できる。なお、ＤＲＡＭ１によれ
ば、各メモリセルに対応した読み出し側選択回路から出
力されるＯＲＯＵＴ信号を、スイッチなどで多重化する
ことで、ＯＲＯＵＴ端子を１個にすることが可能であ
る。
ば、指定されたメモリセルのアドレスに基づいて、書き
込み側選択回路４n によって、選択されたメモリセルに
ＯＲＩＮ信号を書き込むと共に、当該メモリセルに対応
する選択回路４１m を用いて、当該書き込みを行ったメ
モリセルからＯＲＩＮ信号を読み出し、これらのＯＲＩ
Ｎ信号を比較することで、ＯＲＩＮ信号を入力するＢＩ
ＴＯＲ端子しかもたないＤＲＡＭ１のテストを個々のメ
モリセル毎に行うことができる。すなわち、読み出しお
よび書き込みに、欠陥のあるメモリセルがある場合に、
当該メモリセルを特定できる。なお、ＤＲＡＭ１によれ
ば、各メモリセルに対応した読み出し側選択回路から出
力されるＯＲＯＵＴ信号を、スイッチなどで多重化する
ことで、ＯＲＯＵＴ端子を１個にすることが可能であ
る。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
複数のメモリセルにデータを記憶する半導体記憶装置の
前記メモリセルのテストを行ったときに、読み出しおよ
び書き込みが適切に行われなかったメモリセルを特定で
きるテスト回路および半導体記憶装置を提供できる。
複数のメモリセルにデータを記憶する半導体記憶装置の
前記メモリセルのテストを行ったときに、読み出しおよ
び書き込みが適切に行われなかったメモリセルを特定で
きるテスト回路および半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態のテスト動作に係わ
る部分のＤＲＡＭの構成図である。
る部分のＤＲＡＭの構成図である。
【図２】図２は、図１に示すＤＲＡＭのメモリセル群を
説明するための図である。
説明するための図である。
【図３】図３は、テスト動作の開始条件を説明するため
の図である。
の図である。
【図４】図４は、テスト動作の終了条件を説明するため
の図である。
の図である。
【図５】図５は、図１に示す書き込み側選択回路、メモ
リセル群および読み出し側選択回路の構成を示す図であ
る。
リセル群および読み出し側選択回路の構成を示す図であ
る。
【図６】図６は、図１に示す書き込み側選択回路の選択
回路の構成図である。
回路の構成図である。
【図７】図７は、図１に示す読み出し側選択回路の選択
回路の構成図である。
回路の構成図である。
【図８】図８は、図１に示すＤＲＡＭの動作例を説明す
るためのフローチャートである。
るためのフローチャートである。
【図９】図９は、従来のＤＲＡＭのテスト回路を説明す
るための図である。
るための図である。
１…ＤＲＡＭ、２…テストモード検出回路、３n …列選
択信号生成回路、４n…書き込み側選択回路、５n …メ
モリセル群、６n …読み出し側選択回路
択信号生成回路、４n…書き込み側選択回路、５n …メ
モリセル群、６n …読み出し側選択回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AC03 AD06 AE11 AE14 AE18 AG02 AH01 AK20 AL12 5B018 GA03 HA01 JA24 NA02 QA13 5L106 AA01 DD11 EE02 5M024 AA40 BB10 BB12 BB30 DD20 DD62 DD63 DD80 MM04 MM10 PP01 PP02 PP03 PP07 PP10
Claims (8)
- 【請求項１】複数のメモリセルにデータを記憶する半導
体記憶装置の前記メモリセルのテストを行うテスト回路
において、 テストモードであるか否かを検出するテストモード検出
回路と、 前記テストモードであると検出された場合に、テストデ
ータを書き込む単数のメモリセルを選択する第１の選択
回路と、 テストデータを読み出すメモリセルとして、前記第１の
選択回路で選択されたメモリセルを選択する第２の選択
回路と、 前記選択したメモリセルに書き込むテストデータと、当
該テストデータを前記選択したメモリセルから読み出し
て得られたテストデータとを比較し、当該比較の結果を
出力する比較回路とを有するテスト回路。 - 【請求項２】前記第１の選択回路は、書き込み動作時
に、前記テストデータが、前記選択するメモリセルのワ
ード線に供給され、前記選択しないメモリセルのワード
線に供給されないように、前記テストデータの入力側と
前記メモリセルのワード線との接続状態を切り換える請
求項１に記載のテスト回路。 - 【請求項３】前記第２の選択回路は、読み出し動作時
に、前記選択するメモリセルのワード線から前記テスト
データが読み出され、前記選択しないメモリセルのワー
ド線から前記テストデータが読み出されないように、前
記テストデータの出力側と前記メモリセルのワード線と
の接続状態を切り換える請求項１に記載のテスト回路。 - 【請求項４】前記第１の選択回路および前記第２の選択
回路は、アドレス信号に基づいて、前記メモリセルの選
択を行う請求項１に記載のテスト回路。 - 【請求項５】複数のメモリセルと、 前記メモリセルの書き込みおよび読み出しのテストを行
うテスト回路とを有し、 前記テスト回路は、 テストモードであるか否かを検出するテストモード検出
回路と、 前記テストモードであると検出された場合に、テストデ
ータを書き込む単数のメモリセルを選択する第１の選択
回路と、 テストデータを読み出すメモリセルとして、前記第１の
選択回路で選択されたメモリセルを選択する第２の選択
回路と、 前記選択したメモリセルに書き込むテストデータと、当
該テストデータを前記選択したメモリセルから読み出し
て得られたテストデータとを比較し、当該比較の結果を
出力する比較回路と半導体記憶装置。 - 【請求項６】前記第１の選択回路は、書き込み動作時
に、前記テストデータが、前記選択するメモリセルのワ
ード線に供給され、前記選択しないメモリセルのワード
線に供給されないように、前記テストデータの入力側と
前記メモリセルのワード線との接続状態を切り換える請
求項５に記載の半導体記憶装置。 - 【請求項７】前記第２の選択回路は、読み出し動作時
に、前記選択するメモリセルのワード線から前記テスト
データが読み出され、前記選択しないメモリセルのワー
ド線から前記テストデータが読み出されないように、前
記テストデータの出力側と前記メモリセルのワード線と
の接続状態を切り換える請求項５に記載の半導体記憶装
置。 - 【請求項８】前記第１の選択回路および前記第２の選択
回路は、アドレス信号に基づいて、前記メモリセルの選
択を行う請求項５に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065106A JP2002269998A (ja) | 2001-03-08 | 2001-03-08 | テスト回路および半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2002269998A true JP2002269998A (ja) | 2002-09-20 |
Family
ID=18923816
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|---|---|---|---|
| JP2001065106A Pending JP2002269998A (ja) | 2001-03-08 | 2001-03-08 | テスト回路および半導体記憶装置 |
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|---|---|
| JP (1) | JP2002269998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014165837A (ja) * | 2013-02-27 | 2014-09-08 | Denso Corp | 通信ノード |
Citations (6)
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|---|---|---|---|---|
| JPH02292794A (ja) * | 1989-05-08 | 1990-12-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその動作方法 |
| JPH03222200A (ja) * | 1990-01-26 | 1991-10-01 | Mitsubishi Electric Corp | ラインモードテスト機能付半導体記憶装置 |
| JPH04176099A (ja) * | 1990-11-08 | 1992-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0773697A (ja) * | 1993-09-03 | 1995-03-17 | Mitsubishi Electric Corp | メモリ装置及びそのテスト方法 |
| JPH10302499A (ja) * | 1997-04-24 | 1998-11-13 | Sharp Corp | メモリ内蔵半導体集積回路のテスト方法 |
| JP2000331499A (ja) * | 1999-05-17 | 2000-11-30 | Nec Eng Ltd | メモリテスト回路および半導体集積回路 |
-
2001
- 2001-03-08 JP JP2001065106A patent/JP2002269998A/ja active Pending
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111108 |