JPH0773697A - メモリ装置及びそのテスト方法 - Google Patents
メモリ装置及びそのテスト方法Info
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- JPH0773697A JPH0773697A JP5219879A JP21987993A JPH0773697A JP H0773697 A JPH0773697 A JP H0773697A JP 5219879 A JP5219879 A JP 5219879A JP 21987993 A JP21987993 A JP 21987993A JP H0773697 A JPH0773697 A JP H0773697A
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- 238000012360 testing method Methods 0.000 title claims abstract description 41
- 230000015654 memory Effects 0.000 claims abstract description 147
- 238000000034 method Methods 0.000 claims abstract description 13
- 230000007547 defect Effects 0.000 claims abstract description 9
- 230000002950 deficient Effects 0.000 claims description 24
- 230000006870 function Effects 0.000 abstract description 50
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの不良解析を行う際に、不良のメ
モリセルのビット位置を容易に特定できる比較機能付き
メモリ装置を得る。 【構成】 本件発明による比較機能付きメモリ装置は、
テストモード信号２１に基づいて、メモリセルに記憶さ
れているデータ信号と外部から入力される比較信号１１
との比較方法を切り換え、テストモード信号２１が第１
のレベルの時は、該比較信号１１が第１のレベルのとき
のみ比較照合を行うことを特徴とする。
モリセルのビット位置を容易に特定できる比較機能付き
メモリ装置を得る。 【構成】 本件発明による比較機能付きメモリ装置は、
テストモード信号２１に基づいて、メモリセルに記憶さ
れているデータ信号と外部から入力される比較信号１１
との比較方法を切り換え、テストモード信号２１が第１
のレベルの時は、該比較信号１１が第１のレベルのとき
のみ比較照合を行うことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特
に、比較機能を用いてメモリセルのテストが行われるメ
モリ装置及びそのテスト方法に関するものである。
に、比較機能を用いてメモリセルのテストが行われるメ
モリ装置及びそのテスト方法に関するものである。
【０００２】
【従来の技術】比較機能付きメモリ装置の比較機能は、
メモリ内部に記憶された複数ビットのデータとメモリ外
部の複数ビットのデータとを比較照合させ、両者のデー
タが一致するか否かで、メモリ内部に記憶された複数ビ
ットのデータが所望のデータであるかどうかを判断する
ものである。例えば、その具体的な一例として、キャッ
シュメモリ中のタグメモリが挙げられる。タグメモリと
は、入力アドレス中のタグ部分を記憶しておき、データ
検索中に、入力されたアドレスのタグ部とキャッシュメ
モリに記憶されているタグデータとを比較し、一致して
いるかどうかの判定を行う比較機能付きメモリであり、
キャッシュメモリ中のデータのキャッシュヒット、ヒッ
トミスの判定に使用されている。
メモリ内部に記憶された複数ビットのデータとメモリ外
部の複数ビットのデータとを比較照合させ、両者のデー
タが一致するか否かで、メモリ内部に記憶された複数ビ
ットのデータが所望のデータであるかどうかを判断する
ものである。例えば、その具体的な一例として、キャッ
シュメモリ中のタグメモリが挙げられる。タグメモリと
は、入力アドレス中のタグ部分を記憶しておき、データ
検索中に、入力されたアドレスのタグ部とキャッシュメ
モリに記憶されているタグデータとを比較し、一致して
いるかどうかの判定を行う比較機能付きメモリであり、
キャッシュメモリ中のデータのキャッシュヒット、ヒッ
トミスの判定に使用されている。
【０００３】図８は、例えば、特開平４−３６８６９５
号公報に記載の比較機能付きメモリ装置である。図にお
いて、１は所望のメモリセル５の選択信号を生成するデ
コーダ、３は電源４に接続されたビット線負荷トランジ
スタ、５は１ビット分のデータを記憶する記憶領域（以
下「メモリセル」と称す。）である。６はデコーダ１出
力の選択信号の伝達経路であるワード線、７はメモリセ
ル５内への書き込みデータ信号及び読み出しデータ信号
の伝達経路であるビット線、８はビット線の反転信号の
伝達経路であるバービット線、９はメモリセル５内のデ
ータが“１”か“０”かを判断する回路であるセンスア
ンプ、１０はセンスアンプ９で判断された読み出しデー
タ信号、１１は比較機能付メモリ装置の外部で生成され
る比較信号であり、メモリセル５内のデータと比較する
ためのデータが与えられる。１２は読み出しデータ信号
１０と比較信号１１とを受け、１つの比較結果信号１３
を生成する排他的論理和ゲート、１４は比較結果信号１
３に基づいて制御されるｎチャネル型のディスチャージ
トランジスタであり、ディスチャージトランジスタ１４
の一端は接地電位に固定され、他端はマッチ線１５に接
続されている。マッチ線１５は、データの比較結果信号
の伝達経路であり、ｐチャネル型の負荷トランジスタ１
６を介して接続された電源１７によって、弱く“Ｈ”レ
ベルに設定されている。１６はマッチ線１５に接続され
たｐチャネル型の負荷トランジスタであり、ゲートが接
地電位に固定されることによりＯＮ状態を保持してい
る。１７はマッチ線１５に電位を供給する電源である。
図８において、ビット線８方向の１列分のメモリセル５
を含む領域２をこの比較機能付きメモリ装置における１
ビット分の比較機能付きメモリとし、比較機能付きメモ
リ２と同様の構成のものがワード線６方向にｎビット分
存在する。また、マッチ線１５にも、比較機能付きメモ
リ２からの出力信号１３を受けるディスチャージトラン
ジスタ１４が列数個接続されている。なお、図８では、
本発明に直接関係しないメモリセル５への書き込み回路
及びビット線を選択するための列デコーダは省略する。
号公報に記載の比較機能付きメモリ装置である。図にお
いて、１は所望のメモリセル５の選択信号を生成するデ
コーダ、３は電源４に接続されたビット線負荷トランジ
スタ、５は１ビット分のデータを記憶する記憶領域（以
下「メモリセル」と称す。）である。６はデコーダ１出
力の選択信号の伝達経路であるワード線、７はメモリセ
ル５内への書き込みデータ信号及び読み出しデータ信号
の伝達経路であるビット線、８はビット線の反転信号の
伝達経路であるバービット線、９はメモリセル５内のデ
ータが“１”か“０”かを判断する回路であるセンスア
ンプ、１０はセンスアンプ９で判断された読み出しデー
タ信号、１１は比較機能付メモリ装置の外部で生成され
る比較信号であり、メモリセル５内のデータと比較する
ためのデータが与えられる。１２は読み出しデータ信号
１０と比較信号１１とを受け、１つの比較結果信号１３
を生成する排他的論理和ゲート、１４は比較結果信号１
３に基づいて制御されるｎチャネル型のディスチャージ
トランジスタであり、ディスチャージトランジスタ１４
の一端は接地電位に固定され、他端はマッチ線１５に接
続されている。マッチ線１５は、データの比較結果信号
の伝達経路であり、ｐチャネル型の負荷トランジスタ１
６を介して接続された電源１７によって、弱く“Ｈ”レ
ベルに設定されている。１６はマッチ線１５に接続され
たｐチャネル型の負荷トランジスタであり、ゲートが接
地電位に固定されることによりＯＮ状態を保持してい
る。１７はマッチ線１５に電位を供給する電源である。
図８において、ビット線８方向の１列分のメモリセル５
を含む領域２をこの比較機能付きメモリ装置における１
ビット分の比較機能付きメモリとし、比較機能付きメモ
リ２と同様の構成のものがワード線６方向にｎビット分
存在する。また、マッチ線１５にも、比較機能付きメモ
リ２からの出力信号１３を受けるディスチャージトラン
ジスタ１４が列数個接続されている。なお、図８では、
本発明に直接関係しないメモリセル５への書き込み回路
及びビット線を選択するための列デコーダは省略する。
【０００４】このように構成された比較機能付きメモリ
装置における、外部からの入力される比較信号１１とビ
ット線７に読み出されるメモリセル５内の読み出しデー
タ信号との比較動作について述べる。まず、デコーダ１
で生成された選択信号によって１ビットのワード線６に
接続されているｎビットのメモリセル５が選択される。
以後、比較機能付きメモリ２の各々で、選択されたメモ
リセル５内に記憶されている読み出しデータ信号がビッ
ト線７に、その反転信号がバービット線８に読み出さ
れ、センスアンプ９に入力される。センスアンプ９で
は、メモリセル５からの読み出しデータ信号を増幅さ
せ、１つの読み出しデータ信号１０を出力する。次に、
排他的論理和ゲート１２では、センスアンプ９から出力
された読み出しデータ信号１０と、メモリ装置の外部か
ら入力された所定の比較信号１１とを受け、読み出しデ
ータ信号１０と比較信号１１とが一致すれば“Ｌ”レベ
ルの比較結果信号１３を出力し、不一致であれば“Ｈ”
レベルの比較結果信号１３を出力する。比較機能付きメ
モリ２から出力される比較結果信号１３がすべて“Ｌ”
レベルであれば、つまり、全ビットのセンスアンプ９の
読み出しデータ信号１０と比較信号１１とが一致すれ
ば、全てのディスチャージトランジスタ１４がＯＦＦ状
態となり、マッチ線１５は“Ｈ”レベルを出力し、全ビ
ットのデータが一致したことを示す。一方、比較機能付
きメモリ２から出力される比較結果信号１３の１ビット
でも“Ｈ”レベルが存在すれば、つまり、センスアンプ
９の読み出しデータ信号１０と比較信号１１とが１ビッ
トでも不一致であれば、“Ｈ”レベルの比較結果信号１
３をゲート入力とするディスチャージトランジスタ１４
はＯＮ状態となり、プリチャージされたマッチ線１５の
電荷が該ディスチャージトランジスタ１４を介してディ
スチャージされるので、マッチ線１５は“Ｌ”レベルを
出力し、少なくとも１ビットのデータが不一致であるこ
とを示す。
装置における、外部からの入力される比較信号１１とビ
ット線７に読み出されるメモリセル５内の読み出しデー
タ信号との比較動作について述べる。まず、デコーダ１
で生成された選択信号によって１ビットのワード線６に
接続されているｎビットのメモリセル５が選択される。
以後、比較機能付きメモリ２の各々で、選択されたメモ
リセル５内に記憶されている読み出しデータ信号がビッ
ト線７に、その反転信号がバービット線８に読み出さ
れ、センスアンプ９に入力される。センスアンプ９で
は、メモリセル５からの読み出しデータ信号を増幅さ
せ、１つの読み出しデータ信号１０を出力する。次に、
排他的論理和ゲート１２では、センスアンプ９から出力
された読み出しデータ信号１０と、メモリ装置の外部か
ら入力された所定の比較信号１１とを受け、読み出しデ
ータ信号１０と比較信号１１とが一致すれば“Ｌ”レベ
ルの比較結果信号１３を出力し、不一致であれば“Ｈ”
レベルの比較結果信号１３を出力する。比較機能付きメ
モリ２から出力される比較結果信号１３がすべて“Ｌ”
レベルであれば、つまり、全ビットのセンスアンプ９の
読み出しデータ信号１０と比較信号１１とが一致すれ
ば、全てのディスチャージトランジスタ１４がＯＦＦ状
態となり、マッチ線１５は“Ｈ”レベルを出力し、全ビ
ットのデータが一致したことを示す。一方、比較機能付
きメモリ２から出力される比較結果信号１３の１ビット
でも“Ｈ”レベルが存在すれば、つまり、センスアンプ
９の読み出しデータ信号１０と比較信号１１とが１ビッ
トでも不一致であれば、“Ｈ”レベルの比較結果信号１
３をゲート入力とするディスチャージトランジスタ１４
はＯＮ状態となり、プリチャージされたマッチ線１５の
電荷が該ディスチャージトランジスタ１４を介してディ
スチャージされるので、マッチ線１５は“Ｌ”レベルを
出力し、少なくとも１ビットのデータが不一致であるこ
とを示す。
【０００５】次に、従来の比較機能付きのメモリ装置で
メモリセルを評価する方法を図９を用いて説明する。図
９は、４ビットの比較機能付きメモリ２から選択された
４ビットのメモリセル５の不良ビット位置を特定するた
めのテスト例を示す。不良メモリセルでは、書き込みデ
ータ“Ｈ”に対して“Ｌ”を読み出したり、書き込みデ
ータ“Ｌ”に対して“Ｈ”を読み出したりする。また、
固定的に“Ｈ”を読み出すような不良メモリセルでは、
書き込みデータ“Ｈ”に対して“Ｈ”を読み出すことは
できても、書き込みデータ“Ｌ”に対しては“Ｈ”を読
み出す。テスト方法は、４ビットの書き込みデータをテ
ストの行われる４ビットのメモリセル５にそれぞれ書き
込んだ後、該メモリセル５から書き込まれたデータを読
み出し、読み出されたデータと外部から入力される比較
データとの比較照合を行い、データの一致、不一致を調
べる（比較照合による、データの一致・不一致の評定方
法は上述している）。このようなテストを書き込みデー
タと比較データとの組み合わせを換えて、何回か行い、
一致、不一致の組み合わせ結果で不良ビット位置を判定
する。具体的に述べると、まず、４ビットのメモリセル
５に“ＨＨＨＨ”のデータを書き込む。次に、４ビット
のメモリセル５からデータを読み出し、該読み出しデー
タ信号１０と“ＨＨＨＨ”の比較信号１１との比較照合
を行う。次に、該読み出しデータ信号１０と“ＬＨＨ
Ｈ”の比較信号１１との比較照合を行う。次に、該読み
出しデータ信号１０と“ＨＬＨＨ”の比較信号１１との
比較照合を行う。以下、“ＨＨＬＨ”及び“ＨＨＨＬ”
の比較信号１１と読み出しデータ信号１０との比較照合
を行う。次に、“ＨＨＨＨ”のデータ書き込みを行った
４ビットのメモリセル５と同じ４ビットのメモリセル５
に“ＬＬＬＬ”のデータを書き込み、図に示すように該
書き込みデータ１０と“ＬＬＬＬ”から“ＬＬＬＨ”ま
での比較信号１１との比較照合を行う。この１０回の比
較照合を行った結果、つまり、データの一致不一致の組
み合わせにより、メモリセル５の不良ビット位置を特定
できる。図に示すように、“ＨＨＨＨ”の書き込みデー
タ信号に対して“ＨＨＨＨ”の比較信号が一致し、“Ｈ
ＨＨＨ”の反転データである“ＬＬＬＬ”の書き込み信
号に対して“ＬＬＬＬ”の比較信号が一致している場
合、固定的に“Ｈ”あるいは“Ｌ”を出力するようなメ
モリセルも存在せず、不良のメモリセルは存在しないこ
とが判明する。この１０回の比較照合テストでは、不良
のメモリセルが１ビットしか存在しないときは不良のメ
モリセルの位置を特定できるが、複数のビットのメモリ
セルが不良の場合、例えば、１ビット目が固定的に
“Ｈ”レベルで、３ビット目が固定的に“Ｌ”レベルで
あるような場合は、０ビット目から３ビット目までのビ
ットの組み合わせ（２4 通り）の信号を比較信号１１と
して与え、“ＨＨＨＨ”及び“ＬＬＬＬ”の書き込みデ
ータ信号との比較照合を行うため、１回のテストで２4
×２回の比較照合を行わなければならないので、図９の
例では２4 個の組み合わせだけであるが、メモリビット
数の多い場合の不良ビット位置を特定するには非常に困
難である。
メモリセルを評価する方法を図９を用いて説明する。図
９は、４ビットの比較機能付きメモリ２から選択された
４ビットのメモリセル５の不良ビット位置を特定するた
めのテスト例を示す。不良メモリセルでは、書き込みデ
ータ“Ｈ”に対して“Ｌ”を読み出したり、書き込みデ
ータ“Ｌ”に対して“Ｈ”を読み出したりする。また、
固定的に“Ｈ”を読み出すような不良メモリセルでは、
書き込みデータ“Ｈ”に対して“Ｈ”を読み出すことは
できても、書き込みデータ“Ｌ”に対しては“Ｈ”を読
み出す。テスト方法は、４ビットの書き込みデータをテ
ストの行われる４ビットのメモリセル５にそれぞれ書き
込んだ後、該メモリセル５から書き込まれたデータを読
み出し、読み出されたデータと外部から入力される比較
データとの比較照合を行い、データの一致、不一致を調
べる（比較照合による、データの一致・不一致の評定方
法は上述している）。このようなテストを書き込みデー
タと比較データとの組み合わせを換えて、何回か行い、
一致、不一致の組み合わせ結果で不良ビット位置を判定
する。具体的に述べると、まず、４ビットのメモリセル
５に“ＨＨＨＨ”のデータを書き込む。次に、４ビット
のメモリセル５からデータを読み出し、該読み出しデー
タ信号１０と“ＨＨＨＨ”の比較信号１１との比較照合
を行う。次に、該読み出しデータ信号１０と“ＬＨＨ
Ｈ”の比較信号１１との比較照合を行う。次に、該読み
出しデータ信号１０と“ＨＬＨＨ”の比較信号１１との
比較照合を行う。以下、“ＨＨＬＨ”及び“ＨＨＨＬ”
の比較信号１１と読み出しデータ信号１０との比較照合
を行う。次に、“ＨＨＨＨ”のデータ書き込みを行った
４ビットのメモリセル５と同じ４ビットのメモリセル５
に“ＬＬＬＬ”のデータを書き込み、図に示すように該
書き込みデータ１０と“ＬＬＬＬ”から“ＬＬＬＨ”ま
での比較信号１１との比較照合を行う。この１０回の比
較照合を行った結果、つまり、データの一致不一致の組
み合わせにより、メモリセル５の不良ビット位置を特定
できる。図に示すように、“ＨＨＨＨ”の書き込みデー
タ信号に対して“ＨＨＨＨ”の比較信号が一致し、“Ｈ
ＨＨＨ”の反転データである“ＬＬＬＬ”の書き込み信
号に対して“ＬＬＬＬ”の比較信号が一致している場
合、固定的に“Ｈ”あるいは“Ｌ”を出力するようなメ
モリセルも存在せず、不良のメモリセルは存在しないこ
とが判明する。この１０回の比較照合テストでは、不良
のメモリセルが１ビットしか存在しないときは不良のメ
モリセルの位置を特定できるが、複数のビットのメモリ
セルが不良の場合、例えば、１ビット目が固定的に
“Ｈ”レベルで、３ビット目が固定的に“Ｌ”レベルで
あるような場合は、０ビット目から３ビット目までのビ
ットの組み合わせ（２4 通り）の信号を比較信号１１と
して与え、“ＨＨＨＨ”及び“ＬＬＬＬ”の書き込みデ
ータ信号との比較照合を行うため、１回のテストで２4
×２回の比較照合を行わなければならないので、図９の
例では２4 個の組み合わせだけであるが、メモリビット
数の多い場合の不良ビット位置を特定するには非常に困
難である。
【０００６】
【発明が解決しようとする課題】従来の比較機能付きメ
モリ装置は以上のように構成されているので、比較機能
を用いてメモリセル５の不良解析を行う場合に、デコー
ダ１で選択された複数のメモリセル５内に不良のメモリ
セル５が存在するか否かの判断は行えても、どのメモリ
セル５で不良が発生しているのかを知るには、複雑なテ
ストを行わなければならず、テスト時間もかかり、非常
に困難であった。
モリ装置は以上のように構成されているので、比較機能
を用いてメモリセル５の不良解析を行う場合に、デコー
ダ１で選択された複数のメモリセル５内に不良のメモリ
セル５が存在するか否かの判断は行えても、どのメモリ
セル５で不良が発生しているのかを知るには、複雑なテ
ストを行わなければならず、テスト時間もかかり、非常
に困難であった。
【０００７】本発明は上記のような問題点を解消するた
めになされたもので、少ない付加回路で、不良メモリセ
ルのビット位置を容易に検出できる比較機能付きのメモ
リ装置及びそのテスト方法を供給することを目的とす
る。
めになされたもので、少ない付加回路で、不良メモリセ
ルのビット位置を容易に検出できる比較機能付きのメモ
リ装置及びそのテスト方法を供給することを目的とす
る。
【０００８】
【課題を解決するための手段】この発明に係るメモリ装
置においては、Ｎビットのメモリセルから読み出された
Ｎビットのデータ信号と、該データ信号と一致するか否
かの比較対象となるＮビットの比較信号とが入力され、
前記Ｎビットのデータ信号の各々とＮビットの比較信号
の各々とを対応させたＮ対のそれぞれにおいて、比較信
号が第１のレベルを示すと、該比較信号に対応するデー
タ信号と該比較信号とが一致するか否かの判別結果であ
る判別信号を出力し、比較信号が第２のレベルを示す
と、該比較信号に対応するデータ信号と該比較信号とが
一致するか否かに関わらず、一致状態を示す判別信号を
出力する比較手段と、前記比較手段からのＮビットの判
別信号を受け、Ｎビットの判別信号が全て一致状態を示
した場合に、１ビットの一致信号を外部に出力させ、前
記以外の場合には、１ビットの不一致信号を外部に出力
させる手段を備えたことを特徴とする。
置においては、Ｎビットのメモリセルから読み出された
Ｎビットのデータ信号と、該データ信号と一致するか否
かの比較対象となるＮビットの比較信号とが入力され、
前記Ｎビットのデータ信号の各々とＮビットの比較信号
の各々とを対応させたＮ対のそれぞれにおいて、比較信
号が第１のレベルを示すと、該比較信号に対応するデー
タ信号と該比較信号とが一致するか否かの判別結果であ
る判別信号を出力し、比較信号が第２のレベルを示す
と、該比較信号に対応するデータ信号と該比較信号とが
一致するか否かに関わらず、一致状態を示す判別信号を
出力する比較手段と、前記比較手段からのＮビットの判
別信号を受け、Ｎビットの判別信号が全て一致状態を示
した場合に、１ビットの一致信号を外部に出力させ、前
記以外の場合には、１ビットの不一致信号を外部に出力
させる手段を備えたことを特徴とする。
【０００９】また、不良解析の対象となるメモリセルか
ら読み出されたデータ信号と比較するための比較信号を
第１のレベルに設定し、不良解析の対象としないメモリ
セルから読み出されたデータ信号と比較するための比較
信号を第２のレベルに設定する手段を備えたことを特徴
とする。
ら読み出されたデータ信号と比較するための比較信号を
第１のレベルに設定し、不良解析の対象としないメモリ
セルから読み出されたデータ信号と比較するための比較
信号を第２のレベルに設定する手段を備えたことを特徴
とする。
【００１０】更に、この発明に係るメモリ装置のテスト
方法においては、Ｎビットのメモリセルから読み出され
たＮビットのデータ信号と、該データ信号と一致するか
否かの比較対象となるＮビットの比較信号とが入力さ
れ、前記Ｎビットのデータ信号の各々とＮビットの比較
信号の各々とを対応させたＮ対のそれぞれにおいて、比
較信号が第１のレベルを示すと、該比較信号に対応する
データ信号と該比較信号とが一致するか否かの判別結果
である判別信号を出力し、比較信号が第２のレベルを示
すと、該比較信号に対応するデータ信号と該比較信号と
が一致するか否かに関わらず、一致状態を示す判別信号
を出力する比較手段と、前記比較手段からのＮビットの
判別信号を受け、Ｎビットの判別信号が全て一致状態を
示した場合に、１ビットの一致信号を外部に出力させ、
前記以外の場合には、１ビットの不一致信号を外部に出
力させる手段を備えたことを特徴とするメモリ装置にお
いて、前記比較手段を用いて、不良解析の対象となる第
１のメモリセルから読み出されたデータ信号を第１のレ
ベルの比較信号と比較させ、前記第１のメモリセル以外
のメモリセルから読み出されたデータ信号を第２のレベ
ルの比較信号と比較させ、前記手段から不一致信号が出
力された場合に前記第１のメモリセルを不良のメモリセ
ルと判定することを特徴とする。
方法においては、Ｎビットのメモリセルから読み出され
たＮビットのデータ信号と、該データ信号と一致するか
否かの比較対象となるＮビットの比較信号とが入力さ
れ、前記Ｎビットのデータ信号の各々とＮビットの比較
信号の各々とを対応させたＮ対のそれぞれにおいて、比
較信号が第１のレベルを示すと、該比較信号に対応する
データ信号と該比較信号とが一致するか否かの判別結果
である判別信号を出力し、比較信号が第２のレベルを示
すと、該比較信号に対応するデータ信号と該比較信号と
が一致するか否かに関わらず、一致状態を示す判別信号
を出力する比較手段と、前記比較手段からのＮビットの
判別信号を受け、Ｎビットの判別信号が全て一致状態を
示した場合に、１ビットの一致信号を外部に出力させ、
前記以外の場合には、１ビットの不一致信号を外部に出
力させる手段を備えたことを特徴とするメモリ装置にお
いて、前記比較手段を用いて、不良解析の対象となる第
１のメモリセルから読み出されたデータ信号を第１のレ
ベルの比較信号と比較させ、前記第１のメモリセル以外
のメモリセルから読み出されたデータ信号を第２のレベ
ルの比較信号と比較させ、前記手段から不一致信号が出
力された場合に前記第１のメモリセルを不良のメモリセ
ルと判定することを特徴とする。
【００１１】
【作用】この発明におけるメモリ装置では、テストモー
ド信号を設けることにより、メモリセルから読み出され
たデータ信号と比較信号とを比較照合する動作を２通り
の方法で行い、該テストモード信号が第１のレベルであ
るときは、該比較信号が第１のレベルであるときのみ、
データ信号と比較信号との比較照合を行うようにする。
つまり、該テストモード信号が第１のレベルであり、該
比較信号が第２のレベルであるときは、そのメモリセル
において比較照合を行うことを禁止する。よって、比較
照合を行うデータ信号が複数ビット存在するとき、任意
のビットを第１の比較信号で選択し、選択されたビット
においてのみ第１の比較信号と比較照合を行える。した
がって、メモリセルの不良解析を行う場合に、不良解析
の対象とするメモリセルから読み出されたデータ信号と
対になる比較信号は第１のレベルに設定し、不良解析の
対象としないメモリセルから読み出されたデータ信号と
対になる比較信号は第２のレベルに設定して比較照合を
行うことにより、１ビットの一致信号あるいは１ビット
の不一致信号は、不良解析の対象とするメモリセルから
読み出されたデータ信号の比較照合結果となるので、不
良のメモリセルのビット位置を容易に検出することがで
きる。また、該テストモード信号が第２のレベルである
ときは、複数ビットの比較照合を１度に行い、全ビット
一致した場合、１ビットの一致信号を出力する。
ド信号を設けることにより、メモリセルから読み出され
たデータ信号と比較信号とを比較照合する動作を２通り
の方法で行い、該テストモード信号が第１のレベルであ
るときは、該比較信号が第１のレベルであるときのみ、
データ信号と比較信号との比較照合を行うようにする。
つまり、該テストモード信号が第１のレベルであり、該
比較信号が第２のレベルであるときは、そのメモリセル
において比較照合を行うことを禁止する。よって、比較
照合を行うデータ信号が複数ビット存在するとき、任意
のビットを第１の比較信号で選択し、選択されたビット
においてのみ第１の比較信号と比較照合を行える。した
がって、メモリセルの不良解析を行う場合に、不良解析
の対象とするメモリセルから読み出されたデータ信号と
対になる比較信号は第１のレベルに設定し、不良解析の
対象としないメモリセルから読み出されたデータ信号と
対になる比較信号は第２のレベルに設定して比較照合を
行うことにより、１ビットの一致信号あるいは１ビット
の不一致信号は、不良解析の対象とするメモリセルから
読み出されたデータ信号の比較照合結果となるので、不
良のメモリセルのビット位置を容易に検出することがで
きる。また、該テストモード信号が第２のレベルである
ときは、複数ビットの比較照合を１度に行い、全ビット
一致した場合、１ビットの一致信号を出力する。
【００１２】
実施例１．以下、本発明の１実施例を図１に基づいて説
明する。図１は、本発明にかかる比較機能付きメモリ装
置の構成を示す図である。図において、１、３〜１７は
従来図と同一あるいは相当する部分を示す。２１はメモ
リ装置の外部から入力されるテストモード信号であり、
２通りの比較動作の内のどちらか一方を選択する信号で
ある。２２は外部から入力される比較信号１１の反転信
号を出力させるインバータゲート、２３はＮＡＮＤゲー
トであり、インバータゲート２２出力の反転信号とテス
トモード信号２１を受け、比較結果信号１３をマスクす
るマスク信号２４を出力させる。２５はＡＮＤゲートで
あり、比較結果信号１３とマスク信号２４を受け、ディ
スチャージトランジスタ１４を制御する制御信号２６を
生成する。図１において、ビット線７方向の１列分のメ
モリセル５を含む領域２０をこの比較機能付きメモリ装
置における１ビット分の比較機能付きメモリとすると、
比較機能付きメモリ２０と同様の構成のものがワード線
６方向にｎビット分存在するが、メモリセルごとに与え
られる比較信号１１はｎビットの独立した信号であるの
に対し、テストモード信号２１はｎビットのメモリセル
に同一に与えられる１ビットの信号である。
明する。図１は、本発明にかかる比較機能付きメモリ装
置の構成を示す図である。図において、１、３〜１７は
従来図と同一あるいは相当する部分を示す。２１はメモ
リ装置の外部から入力されるテストモード信号であり、
２通りの比較動作の内のどちらか一方を選択する信号で
ある。２２は外部から入力される比較信号１１の反転信
号を出力させるインバータゲート、２３はＮＡＮＤゲー
トであり、インバータゲート２２出力の反転信号とテス
トモード信号２１を受け、比較結果信号１３をマスクす
るマスク信号２４を出力させる。２５はＡＮＤゲートで
あり、比較結果信号１３とマスク信号２４を受け、ディ
スチャージトランジスタ１４を制御する制御信号２６を
生成する。図１において、ビット線７方向の１列分のメ
モリセル５を含む領域２０をこの比較機能付きメモリ装
置における１ビット分の比較機能付きメモリとすると、
比較機能付きメモリ２０と同様の構成のものがワード線
６方向にｎビット分存在するが、メモリセルごとに与え
られる比較信号１１はｎビットの独立した信号であるの
に対し、テストモード信号２１はｎビットのメモリセル
に同一に与えられる１ビットの信号である。
【００１３】図２及び図３は、図１におけるメモリセル
５の構成例であり、図２は高抵抗型メモリセル、図３は
ＣＭＯＳ型メモリセルである。また、図４及び図５は、
図１におけるセンスアンプ９の構成例であり、図４はカ
レントミラー型センスアンプを示し、図５は同一動作を
するクロスカップル型センスアンプを示す。
５の構成例であり、図２は高抵抗型メモリセル、図３は
ＣＭＯＳ型メモリセルである。また、図４及び図５は、
図１におけるセンスアンプ９の構成例であり、図４はカ
レントミラー型センスアンプを示し、図５は同一動作を
するクロスカップル型センスアンプを示す。
【００１４】次に、このように構成された比較機能付き
メモリ装置における比較動作について説明する。通常の
比較動作は、テストモード信号２１を“Ｌ”レベルに設
定して行う。この場合、テストモード信号２１が“Ｌ”
レベルであるため、比較信号１１のレベルによらず、Ｎ
ＡＮＤゲート２３は“Ｈ”レベルのマスク信号２４を出
力させる。そのため、ＡＮＤゲート２５は比較結果信号
１３の信号レベルを単に制御信号２６として出力させる
だけになり、このメモリ装置で上述した従来例の比較動
作と同様の比較動作を行うことができる。
メモリ装置における比較動作について説明する。通常の
比較動作は、テストモード信号２１を“Ｌ”レベルに設
定して行う。この場合、テストモード信号２１が“Ｌ”
レベルであるため、比較信号１１のレベルによらず、Ｎ
ＡＮＤゲート２３は“Ｈ”レベルのマスク信号２４を出
力させる。そのため、ＡＮＤゲート２５は比較結果信号
１３の信号レベルを単に制御信号２６として出力させる
だけになり、このメモリ装置で上述した従来例の比較動
作と同様の比較動作を行うことができる。
【００１５】次に、本件発明による比較動作について説
明する。本件発明による比較動作は、テストモード信号
２１を“Ｈ”レベルに設定して行う。つまり、メモリの
不良解析を行うためのテストモードでは、テストモード
信号２１が“Ｈ”レベルであるため、ＮＡＮＤゲート２
３出力であるマスク信号２４は比較信号１１の値により
決定される。つまり、比較信号１１が“Ｌ”レベルであ
るならば、マスク信号２４も“Ｌ”レベルとなるため、
この場合は、比較結果信号１３の信号レベルによらず、
ＡＮＤゲート２５は“Ｌ”レベルの制御信号２６を生成
し、この１ビット分の比較機能付きメモリ２０は比較動
作がマスクされたことになる。一方、比較信号１１が
“Ｈ”レベルであるならば、マスク信号２４も“Ｈ”レ
ベルとなるため、この場合、ＡＮＤゲート２５は比較結
果信号１３の信号レベルを単に制御信号２６として出力
させるだけになり、この比較機能付きメモリの１ビット
分２０では通常の比較動作が行われる。
明する。本件発明による比較動作は、テストモード信号
２１を“Ｈ”レベルに設定して行う。つまり、メモリの
不良解析を行うためのテストモードでは、テストモード
信号２１が“Ｈ”レベルであるため、ＮＡＮＤゲート２
３出力であるマスク信号２４は比較信号１１の値により
決定される。つまり、比較信号１１が“Ｌ”レベルであ
るならば、マスク信号２４も“Ｌ”レベルとなるため、
この場合は、比較結果信号１３の信号レベルによらず、
ＡＮＤゲート２５は“Ｌ”レベルの制御信号２６を生成
し、この１ビット分の比較機能付きメモリ２０は比較動
作がマスクされたことになる。一方、比較信号１１が
“Ｈ”レベルであるならば、マスク信号２４も“Ｈ”レ
ベルとなるため、この場合、ＡＮＤゲート２５は比較結
果信号１３の信号レベルを単に制御信号２６として出力
させるだけになり、この比較機能付きメモリの１ビット
分２０では通常の比較動作が行われる。
【００１６】更に、テストモード信号２１が“Ｈ”レベ
ルである場合に、比較動作をマスクする機能により不良
メモリセルのビット位置を特定する方法を図６を用いて
説明する。図６では、４ビットの比較機能付きメモリ２
から選択された４ビットのメモリセル５の不良ビット位
置を特定するためのテスト例を示す。テスト方法は、４
ビットの書き込みデータをテストの行われる４ビットの
メモリセル５にそれぞれ書き込んだ後、該メモリセル５
から書き込まれたデータを読み出し、読み出されたデー
タと外部から入力される比較データとの比較照合を行
い、データの一致、不一致を調べる。このテストでは、
比較データの与え方により、ビットごとの比較動作をマ
スクすることができ、比較照合を行うビットを選択する
ことができるので、メモリセル５を１ビットずつテスト
することが可能である。よって、書き込みデータと比較
データとの組み合わせを換えて、４ビットのメモリセル
５から１ビットずつ選択しテストすることにより、不良
ビット位置を判定する。具体的に述べると、まず、０ビ
ット目から３ビット目までの４ビットのメモリセル５に
“ＨＨＨＨ”のデータを書き込む。次に、メモリセル５
からデータを読み出し、該読み出しデータ信号１０と４
ビットの“ＨＬＬＬ”の比較信号１１との比較照合を行
う。この場合、“Ｌ”レベルの比較信号の入力された１
ビット目から３ビット目までの比較機能付メモリ２０に
おいては、その比較動作がマスクされているため、実際
に比較動作が行われるのは比較信号が“Ｈ”レベルであ
る１ビット目の比較機能付メモリ２０だけである。この
比較動作で、比較結果信号２６が“Ｈ”レベルを示し、
比較結果が不一致である場合は、この段階で、０ビット
目のメモリセル５は不良であるといえる。次に、該読み
出しデータ信号１０と“ＬＨＬＬ”の比較信号１１との
比較照合を行う。この場合、“Ｌ”レベルの比較信号の
入力された１ビット目、２ビット目及び３ビット目の比
較機能付メモリ２０においては、その比較動作がマスク
されているため、実際に比較動作が行われるのは比較信
号が“Ｈ”レベルである２ビット目の比較機能付メモリ
２０だけである。この比較動作で、比較結果信号２６が
“Ｈ”レベルを示し、比較結果が不一致である場合は、
この段階で、１ビット目のメモリセル５は不良であると
いえる。以下、“ＬＬＨＬ”及び“ＬＬＬＨ”の比較信
号１１と読み出しデータ信号１０との比較照合を行う。
次に、“ＨＨＨＨ”のデータ書き込みの行われた４ビッ
トのメモリセル５と同じ４ビットのメモリセル５に“Ｌ
ＬＬＬ”のデータを書き込み、図に示すように該書き込
みデータ信号１０と“ＨＬＬＬ”の比較信号１１との比
較照合を行う。この場合、“Ｌ”レベルの比較信号の入
力された１ビット目、２ビット目及び３ビット目の比較
機能付メモリ２０においては、その比較動作がマスクさ
れているため、実際に比較動作が行われるのは比較信号
が“Ｈ”レベルである２ビット目の比較機能付メモリ２
０だけである。この比較動作で、比較結果信号２６が
“Ｌ”レベルを示し、比較結果が一致である場合は、こ
の段階で、１ビット目の目５は不良であるといえる。以
下、“ＬＨＬＬ”から“ＬＬＬＨ”までの比較信号１１
と読み出しデータ信号１０との比較照合を行う。この８
回の比較照合を行うことにより、メモリセル５の不良位
置を特定できる。図に示すように、８回の比較照合を行
った結果、“ＨＨＨＨ”の書き込みを行って比較照合し
た結果がすべて一致で、“ＬＬＬＬ”の書き込みを行っ
て比較照合した結果がすべて不一致であれば、この４ビ
ットのメモリセルに不良は存在しないということが判明
する。また、“ＨＨＨＨ”の書き込みを行って比較照合
した結果に不一致が存在する場合、そのテストにおいて
用いた比較信号で“Ｈ”レベルの信号の入力されたビッ
トのメモリセルについて不良が発生していることが判明
する。あるいは、“ＬＬＬＬ”の書き込みを行って比較
照合した結果に一致が存在する場合、そのテストにおい
て用いた比較信号で“Ｈ”レベルの信号の入力されたビ
ットのメモリセルについて不良が発生していることが判
明する。
ルである場合に、比較動作をマスクする機能により不良
メモリセルのビット位置を特定する方法を図６を用いて
説明する。図６では、４ビットの比較機能付きメモリ２
から選択された４ビットのメモリセル５の不良ビット位
置を特定するためのテスト例を示す。テスト方法は、４
ビットの書き込みデータをテストの行われる４ビットの
メモリセル５にそれぞれ書き込んだ後、該メモリセル５
から書き込まれたデータを読み出し、読み出されたデー
タと外部から入力される比較データとの比較照合を行
い、データの一致、不一致を調べる。このテストでは、
比較データの与え方により、ビットごとの比較動作をマ
スクすることができ、比較照合を行うビットを選択する
ことができるので、メモリセル５を１ビットずつテスト
することが可能である。よって、書き込みデータと比較
データとの組み合わせを換えて、４ビットのメモリセル
５から１ビットずつ選択しテストすることにより、不良
ビット位置を判定する。具体的に述べると、まず、０ビ
ット目から３ビット目までの４ビットのメモリセル５に
“ＨＨＨＨ”のデータを書き込む。次に、メモリセル５
からデータを読み出し、該読み出しデータ信号１０と４
ビットの“ＨＬＬＬ”の比較信号１１との比較照合を行
う。この場合、“Ｌ”レベルの比較信号の入力された１
ビット目から３ビット目までの比較機能付メモリ２０に
おいては、その比較動作がマスクされているため、実際
に比較動作が行われるのは比較信号が“Ｈ”レベルであ
る１ビット目の比較機能付メモリ２０だけである。この
比較動作で、比較結果信号２６が“Ｈ”レベルを示し、
比較結果が不一致である場合は、この段階で、０ビット
目のメモリセル５は不良であるといえる。次に、該読み
出しデータ信号１０と“ＬＨＬＬ”の比較信号１１との
比較照合を行う。この場合、“Ｌ”レベルの比較信号の
入力された１ビット目、２ビット目及び３ビット目の比
較機能付メモリ２０においては、その比較動作がマスク
されているため、実際に比較動作が行われるのは比較信
号が“Ｈ”レベルである２ビット目の比較機能付メモリ
２０だけである。この比較動作で、比較結果信号２６が
“Ｈ”レベルを示し、比較結果が不一致である場合は、
この段階で、１ビット目のメモリセル５は不良であると
いえる。以下、“ＬＬＨＬ”及び“ＬＬＬＨ”の比較信
号１１と読み出しデータ信号１０との比較照合を行う。
次に、“ＨＨＨＨ”のデータ書き込みの行われた４ビッ
トのメモリセル５と同じ４ビットのメモリセル５に“Ｌ
ＬＬＬ”のデータを書き込み、図に示すように該書き込
みデータ信号１０と“ＨＬＬＬ”の比較信号１１との比
較照合を行う。この場合、“Ｌ”レベルの比較信号の入
力された１ビット目、２ビット目及び３ビット目の比較
機能付メモリ２０においては、その比較動作がマスクさ
れているため、実際に比較動作が行われるのは比較信号
が“Ｈ”レベルである２ビット目の比較機能付メモリ２
０だけである。この比較動作で、比較結果信号２６が
“Ｌ”レベルを示し、比較結果が一致である場合は、こ
の段階で、１ビット目の目５は不良であるといえる。以
下、“ＬＨＬＬ”から“ＬＬＬＨ”までの比較信号１１
と読み出しデータ信号１０との比較照合を行う。この８
回の比較照合を行うことにより、メモリセル５の不良位
置を特定できる。図に示すように、８回の比較照合を行
った結果、“ＨＨＨＨ”の書き込みを行って比較照合し
た結果がすべて一致で、“ＬＬＬＬ”の書き込みを行っ
て比較照合した結果がすべて不一致であれば、この４ビ
ットのメモリセルに不良は存在しないということが判明
する。また、“ＨＨＨＨ”の書き込みを行って比較照合
した結果に不一致が存在する場合、そのテストにおいて
用いた比較信号で“Ｈ”レベルの信号の入力されたビッ
トのメモリセルについて不良が発生していることが判明
する。あるいは、“ＬＬＬＬ”の書き込みを行って比較
照合した結果に一致が存在する場合、そのテストにおい
て用いた比較信号で“Ｈ”レベルの信号の入力されたビ
ットのメモリセルについて不良が発生していることが判
明する。
【００１７】以上のように本実施例によると、比較動作
の方式を切り替えることにより、従来の比較動作に加え
て１ビットごとの比較動作が可能となり、不良メモリセ
ルのビット位置を検出する際に、無駄な比較テストをす
ることがなくなり、メモリセルの不良解析を高速にかつ
容易に、しかも少ない付加回路で行うことができる。ま
た、上記実施例では、テストモード信号２１は、外部か
ら直接与えられていたが、外部から書き込まれた比較機
能付きメモリの内部レジスタ（図示せず）の値により、
比較機能付きメモリの内部で発生させてもよい。
の方式を切り替えることにより、従来の比較動作に加え
て１ビットごとの比較動作が可能となり、不良メモリセ
ルのビット位置を検出する際に、無駄な比較テストをす
ることがなくなり、メモリセルの不良解析を高速にかつ
容易に、しかも少ない付加回路で行うことができる。ま
た、上記実施例では、テストモード信号２１は、外部か
ら直接与えられていたが、外部から書き込まれた比較機
能付きメモリの内部レジスタ（図示せず）の値により、
比較機能付きメモリの内部で発生させてもよい。
【００１８】実施例２．図７は、本発明の第２の実施例
による比較機能付きメモリ装置の構成図である。図にお
いて、１、３〜８、１４〜１７は従来図と同一あるいは
相当するものである。３１はセンスアンプであり、メモ
リセル５からビット線７を介して正出力信号３３を取り
出す。３２はセンスアンプであり、メモリセル５からバ
ービット線８を介して反転出力信号３４を取り出す。３
５はＮＡＮＤゲートであり、正出力信号３３と反転出力
信号３４とを受け、ディスチャージトランジスタ１４の
ゲートを制御する制御信号３６を出力させる。３７は比
較信号１１の反転比較信号３８を出力させるインバー
タ、３９はＮＡＮＤゲートであり、テストモード信号２
１と反転比較信号３８とを受け、１つの出力信号４０を
生成する。４１はＡＮＤゲートであり、比較信号１１と
出力信号４０とを受け、センスアンプ３１を活性化させ
るための出力信号４２を生成する。４３は出力信号４２
によって制御されるｎチャネル型のトランジスタ、４４
は比較信号１１の反転比較信号４５を出力させるインバ
ータ、４６はＡＮＤゲートであり、反転比較信号４５と
出力信号４０とを受け、センスアンプ３２を活性化させ
るための出力信号４７を生成する。４８は出力信号４７
によって制御されるインバータである。図７において、
ビット線８方向の１列分のメモリセル５を含む領域３０
をこの比較機能付きメモリ装置における１ビット分の比
較機能付メモリとすると、比較機能付きメモリ３０と同
様の構成のものがワード線６方向にｎビット分存在する
が、メモリセルごとに与えられる比較信号１１はｎビッ
トの独立した信号であるのに対し、テストモード信号２
１はｎビットのメモリセルに同一に与えられる１ビット
の信号である。
による比較機能付きメモリ装置の構成図である。図にお
いて、１、３〜８、１４〜１７は従来図と同一あるいは
相当するものである。３１はセンスアンプであり、メモ
リセル５からビット線７を介して正出力信号３３を取り
出す。３２はセンスアンプであり、メモリセル５からバ
ービット線８を介して反転出力信号３４を取り出す。３
５はＮＡＮＤゲートであり、正出力信号３３と反転出力
信号３４とを受け、ディスチャージトランジスタ１４の
ゲートを制御する制御信号３６を出力させる。３７は比
較信号１１の反転比較信号３８を出力させるインバー
タ、３９はＮＡＮＤゲートであり、テストモード信号２
１と反転比較信号３８とを受け、１つの出力信号４０を
生成する。４１はＡＮＤゲートであり、比較信号１１と
出力信号４０とを受け、センスアンプ３１を活性化させ
るための出力信号４２を生成する。４３は出力信号４２
によって制御されるｎチャネル型のトランジスタ、４４
は比較信号１１の反転比較信号４５を出力させるインバ
ータ、４６はＡＮＤゲートであり、反転比較信号４５と
出力信号４０とを受け、センスアンプ３２を活性化させ
るための出力信号４７を生成する。４８は出力信号４７
によって制御されるインバータである。図７において、
ビット線８方向の１列分のメモリセル５を含む領域３０
をこの比較機能付きメモリ装置における１ビット分の比
較機能付メモリとすると、比較機能付きメモリ３０と同
様の構成のものがワード線６方向にｎビット分存在する
が、メモリセルごとに与えられる比較信号１１はｎビッ
トの独立した信号であるのに対し、テストモード信号２
１はｎビットのメモリセルに同一に与えられる１ビット
の信号である。
【００１９】このように構成された比較機能付きメモリ
装置の比較動作について説明する。通常の比較動作はテ
ストモード信号２１が“Ｌ”レベルの時に行われる。例
えば、１ビット分の比較機能付きメモリ３０について、
メモリセル５のビット線７が“Ｈ”レベルであり、バー
ビット線８が“Ｌ”レベルである場合について説明す
る。テストモード信号２１が“Ｌ”レベルであるとき、
ＮＡＮＤゲート３９の出力信号４０は、ＮＡＮＤゲート
３９に入力される反転比較信号３８のレベルによらず、
“Ｈ”レベルである。よって、ＡＮＤゲート４１の出力
信号４２及びＡＮＤゲート４６の出力信号４７は、それ
ぞれＡＮＤゲート４１に入力される比較信号１１及びＡ
ＮＤゲート４６に入力される反転比較信号４５によって
決定される。まず、比較信号１１が“Ｈ”レベルである
とき、出力信号４２は“Ｈ”レベルとなり、センスアン
プ３１はアクティブ状態となる。よって、センスアンプ
３１の正出力信号３３は、ビット線７を増幅した“Ｈ”
レベルとなる。一方、センスアンプ３２について、比較
信号１１が“Ｈ”レベルであるとき、その反転比較信号
４５の“Ｌ”レベルによって、出力信号４７は“Ｌ”レ
ベルとなり、センスアンプ３２は非アクティブ状態とな
る。よって、センスアンプ３２の反転出力信号３４は
“Ｈ”レベルとなる。ＮＡＮＤゲート３５では、“Ｈ”
レベルの正出力信号３３と“Ｈ”レベルの反転出力信号
３４とを受け、“Ｌ”レベルの制御信号３６を出力さ
せ、このメモリセル５の比較結果は一致状態となる。
装置の比較動作について説明する。通常の比較動作はテ
ストモード信号２１が“Ｌ”レベルの時に行われる。例
えば、１ビット分の比較機能付きメモリ３０について、
メモリセル５のビット線７が“Ｈ”レベルであり、バー
ビット線８が“Ｌ”レベルである場合について説明す
る。テストモード信号２１が“Ｌ”レベルであるとき、
ＮＡＮＤゲート３９の出力信号４０は、ＮＡＮＤゲート
３９に入力される反転比較信号３８のレベルによらず、
“Ｈ”レベルである。よって、ＡＮＤゲート４１の出力
信号４２及びＡＮＤゲート４６の出力信号４７は、それ
ぞれＡＮＤゲート４１に入力される比較信号１１及びＡ
ＮＤゲート４６に入力される反転比較信号４５によって
決定される。まず、比較信号１１が“Ｈ”レベルである
とき、出力信号４２は“Ｈ”レベルとなり、センスアン
プ３１はアクティブ状態となる。よって、センスアンプ
３１の正出力信号３３は、ビット線７を増幅した“Ｈ”
レベルとなる。一方、センスアンプ３２について、比較
信号１１が“Ｈ”レベルであるとき、その反転比較信号
４５の“Ｌ”レベルによって、出力信号４７は“Ｌ”レ
ベルとなり、センスアンプ３２は非アクティブ状態とな
る。よって、センスアンプ３２の反転出力信号３４は
“Ｈ”レベルとなる。ＮＡＮＤゲート３５では、“Ｈ”
レベルの正出力信号３３と“Ｈ”レベルの反転出力信号
３４とを受け、“Ｌ”レベルの制御信号３６を出力さ
せ、このメモリセル５の比較結果は一致状態となる。
【００２０】比較信号１１が“Ｌ”レベルであるとき、
出力信号４２は“Ｌ”レベルとなり、センスアンプ３１
は非アクティブ状態となる。よって、センスアンプ３１
の正出力信号３３は“Ｈ”レベルとなる。一方、センス
アンプ３２について、比較信号１１が“Ｌ”レベルであ
るとき、その反転比較信号４５の“Ｈ”レベルによっ
て、出力信号４７は“Ｈ”レベルとなり、センスアンプ
３２はアクティブ状態となる。よってセンスアンプ３２
の反転出力信号３４は“Ｌ”レベルとなる。ＮＡＮＤゲ
ート３５では、“Ｈ”レベルの正出力信号３３と“Ｌ”
レベルの反転出力信号とを受け、“Ｈ”レベルの制御信
号３６を出力させ、このメモリセル５の比較結果は不一
致状態となる。
出力信号４２は“Ｌ”レベルとなり、センスアンプ３１
は非アクティブ状態となる。よって、センスアンプ３１
の正出力信号３３は“Ｈ”レベルとなる。一方、センス
アンプ３２について、比較信号１１が“Ｌ”レベルであ
るとき、その反転比較信号４５の“Ｈ”レベルによっ
て、出力信号４７は“Ｈ”レベルとなり、センスアンプ
３２はアクティブ状態となる。よってセンスアンプ３２
の反転出力信号３４は“Ｌ”レベルとなる。ＮＡＮＤゲ
ート３５では、“Ｈ”レベルの正出力信号３３と“Ｌ”
レベルの反転出力信号とを受け、“Ｈ”レベルの制御信
号３６を出力させ、このメモリセル５の比較結果は不一
致状態となる。
【００２１】つまり、テストモード信号２１が“Ｌ”レ
ベルであるとき、各々の比較機能付きメモリ３０で、与
えられた比較信号１１との比較動作が行われるので、従
来と同様にマッチ線１５に集約されたデータで、メモリ
セルの比較動作を行う。
ベルであるとき、各々の比較機能付きメモリ３０で、与
えられた比較信号１１との比較動作が行われるので、従
来と同様にマッチ線１５に集約されたデータで、メモリ
セルの比較動作を行う。
【００２２】次に、本件発明による比較動作について説
明する。本件発明による比較動作は、テストモード信号
２１を“Ｈ”レベルに設定して行う。例えば、比較機能
付きメモリの１ビット分３０について、メモリセル５の
ビット線７が“Ｈ”レベルであり、バービット線８が
“Ｌ”レベルである場合について説明する。メモリセル
の不良解析を行うためのテストモードでは、テストモー
ド信号２１が“Ｈ”レベルであるため、ＮＡＮＤゲート
３９の出力信号４０はＮＡＮＤゲート３９に入力される
反転比較信号３８のレベルによって決定される。反転比
較信号３８が“Ｈ”レベルである場合は、出力信号４０
は“Ｌ”レベルとなり、ＡＮＤゲート４１の出力信号４
２及びＡＮＤゲート４６の出力信号４７は共に“Ｌ”レ
ベルとなる。このため、センスアンプ３１及びセンスア
ンプ３２は共に非アクティブ状態になり、正出力信号３
３及び反転出力信号３４は共に“Ｈ”レベルとなる。よ
って、ＮＡＮＤゲート３５からの制御信号３６は“Ｌ”
レベルとなり、ディスチャージトランジスタ１４はメモ
リセル５のデータによらず、常にオフ状態となる。つま
り、反転比較信号３８が“Ｈ”レベルである場合は、そ
のビットの比較機能付きメモリ３０の比較動作はマスク
される。
明する。本件発明による比較動作は、テストモード信号
２１を“Ｈ”レベルに設定して行う。例えば、比較機能
付きメモリの１ビット分３０について、メモリセル５の
ビット線７が“Ｈ”レベルであり、バービット線８が
“Ｌ”レベルである場合について説明する。メモリセル
の不良解析を行うためのテストモードでは、テストモー
ド信号２１が“Ｈ”レベルであるため、ＮＡＮＤゲート
３９の出力信号４０はＮＡＮＤゲート３９に入力される
反転比較信号３８のレベルによって決定される。反転比
較信号３８が“Ｈ”レベルである場合は、出力信号４０
は“Ｌ”レベルとなり、ＡＮＤゲート４１の出力信号４
２及びＡＮＤゲート４６の出力信号４７は共に“Ｌ”レ
ベルとなる。このため、センスアンプ３１及びセンスア
ンプ３２は共に非アクティブ状態になり、正出力信号３
３及び反転出力信号３４は共に“Ｈ”レベルとなる。よ
って、ＮＡＮＤゲート３５からの制御信号３６は“Ｌ”
レベルとなり、ディスチャージトランジスタ１４はメモ
リセル５のデータによらず、常にオフ状態となる。つま
り、反転比較信号３８が“Ｈ”レベルである場合は、そ
のビットの比較機能付きメモリ３０の比較動作はマスク
される。
【００２３】ＮＡＮＤゲート３９に入力される反転比較
信号３８が“Ｌ”レベルである場合は、出力信号４０は
“Ｈ”レベルとなり、この比較機能付きメモリ３０では
通常の比較動作が行われる。なお、このテストモードに
おける不良メモリセルのビット位置を特定する方法は、
実施例１と同様であるので省略する。
信号３８が“Ｌ”レベルである場合は、出力信号４０は
“Ｈ”レベルとなり、この比較機能付きメモリ３０では
通常の比較動作が行われる。なお、このテストモードに
おける不良メモリセルのビット位置を特定する方法は、
実施例１と同様であるので省略する。
【００２４】本実施例における比較機能付きメモリ装置
においても、実施例１と同様に、比較動作の方式を切り
替えることにより、従来の比較動作に加えて１ビットご
との比較動作が可能となり、不良メモリセルのビット位
置を検出する際に、無駄な比較テストをすることがなく
なり、メモリセルの不良解析を高速にかつ容易に、しか
も少ない付加回路で行うことができる。
においても、実施例１と同様に、比較動作の方式を切り
替えることにより、従来の比較動作に加えて１ビットご
との比較動作が可能となり、不良メモリセルのビット位
置を検出する際に、無駄な比較テストをすることがなく
なり、メモリセルの不良解析を高速にかつ容易に、しか
も少ない付加回路で行うことができる。
【００２５】
【発明の効果】この発明におけるメモリ装置では、メモ
リセルから読み出されたデータ信号と比較信号とを比較
照合する場合に、該比較信号が第１のレベルであるとき
は、該データ信号と該比較信号との比較照合を行い、該
比較信号が第２のレベルであるときは、該データ信号と
該比較信号との比較照合を行うことを禁止するので、複
数ビットのデータ信号から比較照合の対象となるデータ
信号を第１の比較信号で選択し、選択されたビット位置
のデータ信号においてのみ第１の比較信号との比較照合
を行える。
リセルから読み出されたデータ信号と比較信号とを比較
照合する場合に、該比較信号が第１のレベルであるとき
は、該データ信号と該比較信号との比較照合を行い、該
比較信号が第２のレベルであるときは、該データ信号と
該比較信号との比較照合を行うことを禁止するので、複
数ビットのデータ信号から比較照合の対象となるデータ
信号を第１の比較信号で選択し、選択されたビット位置
のデータ信号においてのみ第１の比較信号との比較照合
を行える。
【００２６】したがって、メモリセルの不良解析を行う
場合に、不良解析の対象とするメモリセルから読み出さ
れたデータ信号と対になる比較信号は第１のレベルに設
定し、不良解析の対象としないメモリセルから読み出さ
れたデータ信号と対になる比較信号は第２のレベルに設
定して比較照合を行うことにより、不良のメモリセルの
ビット位置を容易に検出することができる。
場合に、不良解析の対象とするメモリセルから読み出さ
れたデータ信号と対になる比較信号は第１のレベルに設
定し、不良解析の対象としないメモリセルから読み出さ
れたデータ信号と対になる比較信号は第２のレベルに設
定して比較照合を行うことにより、不良のメモリセルの
ビット位置を容易に検出することができる。
【図１】本発明の第１の実施例によるメモリ装置の構成
図である。
図である。
【図２】高抵抗型メモリセルの構成図である。
【図３】フルＣＭＯＳ型メモリセルの構成図である。
【図４】カレントミラー型センスアンプの構成図であ
る。
る。
【図５】クロスカップ型センスアンプの構成図である。
【図６】本発明によるメモリセルの不良解析を行う方法
を示す図である。
を示す図である。
【図７】本発明の第２の実施例によるメモリ装置の構成
図である。
図である。
【図８】従来例によるメモリ装置の構成図である。
【図９】従来例によるメモリ装置の不良解析を行う方法
を示す図である。
を示す図である。
１１ 比較信号 １３ 比較結果信号 ２０、３０ 比較機能付きメモリの１ビット分 ２１ テストモード信号 ２４ マスク信号 ２６、３６ 制御信号 ３１、３２ センスアンプ ３３ 正出力信号 ３４ 反転出力信号
Claims (3)
- 【請求項１】 Ｎビットのメモリセルから読み出された
Ｎビットのデータ信号と、該データ信号と一致するか否
かの比較対象となるＮビットの比較信号とが入力され、
前記Ｎビットのデータ信号の各々とＮビットの比較信号
の各々とを対応させたＮ対のそれぞれにおいて、比較信
号が第１のレベルを示すと、該比較信号に対応するデー
タ信号と該比較信号とが一致するか否かの判別結果であ
る判別信号を出力し、比較信号が第２のレベルを示す
と、該比較信号に対応するデータ信号と該比較信号とが
一致するか否かに関わらず、一致状態を示す判別信号を
出力する比較手段と、 前記比較手段からのＮビットの判別信号を受け、Ｎビッ
トの判別信号が全て一致状態を示した場合に、１ビット
の一致信号を外部に出力させ、前記以外の場合には、１
ビットの不一致信号を外部に出力させる手段を備えたこ
とを特徴とするメモリ装置。 - 【請求項２】 不良解析の対象となるメモリセルから読
み出されたデータ信号と比較するための比較信号を第１
のレベルに設定し、不良解析の対象としないメモリセル
から読み出されたデータ信号と比較するための比較信号
を第２のレベルに設定する手段を備えたことを特徴とす
る請求項第１項記載のメモリ装置。 - 【請求項３】 Ｎビットのメモリセルから読み出された
Ｎビットのデータ信号と、該データ信号と一致するか否
かの比較対象となるＮビットの比較信号とが入力され、
前記Ｎビットのデータ信号の各々とＮビットの比較信号
の各々とを対応させたＮ対のそれぞれにおいて、比較信
号が第１のレベルを示すと、該比較信号に対応するデー
タ信号と該比較信号とが一致するか否かの判別結果であ
る判別信号を出力し、比較信号が第２のレベルを示す
と、該比較信号に対応するデータ信号と該比較信号とが
一致するか否かに関わらず、一致状態を示す判別信号を
出力する比較手段と、 前記比較手段からのＮビットの判別信号を受け、Ｎビッ
トの判別信号が全て一致状態を示した場合に、１ビット
の一致信号を外部に出力させ、前記以外の場合には、１
ビットの不一致信号を外部に出力させる手段を備えたこ
とを特徴とするメモリ装置において、 前記比較手段を用いて、不良解析の対象となる第１のメ
モリセルから読み出されたデータ信号を第１のレベルの
比較信号と比較させ、前記第１のメモリセル以外のメモ
リセルから読み出されたデータ信号を第２のレベルの比
較信号と比較させ、前記手段から不一致信号が出力され
た場合に前記第１のメモリセルを不良のメモリセルと判
定することを特徴とするメモリ装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219879A JPH0773697A (ja) | 1993-09-03 | 1993-09-03 | メモリ装置及びそのテスト方法 |
| US08/296,395 US5488578A (en) | 1993-09-03 | 1994-08-26 | Semiconductor memory device including bit check function and testing method using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219879A JPH0773697A (ja) | 1993-09-03 | 1993-09-03 | メモリ装置及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773697A true JPH0773697A (ja) | 1995-03-17 |
Family
ID=16742493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219879A Pending JPH0773697A (ja) | 1993-09-03 | 1993-09-03 | メモリ装置及びそのテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5488578A (ja) |
| JP (1) | JPH0773697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269998A (ja) * | 2001-03-08 | 2002-09-20 | Sony Corp | テスト回路および半導体記憶装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592425A (en) * | 1995-12-20 | 1997-01-07 | Intel Corporation | Method and apparatus for testing a memory where data is passed through the memory for comparison with data read from the memory |
| JP3839869B2 (ja) * | 1996-05-30 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7904766B1 (en) * | 2007-12-06 | 2011-03-08 | Synopsys, Inc. | Statistical yield of a system-on-a-chip |
| US7971007B2 (en) * | 2008-07-08 | 2011-06-28 | Silicon Motion, Inc. | Downgrade memory apparatus, and method for accessing a downgrade memory |
| US7881090B2 (en) * | 2009-03-16 | 2011-02-01 | Netlogic Microsystems, Inc. | Content addressable memory (CAM) array capable of implementing read or write operations during search operations |
| KR20160116913A (ko) * | 2015-03-31 | 2016-10-10 | 에스케이하이닉스 주식회사 | 상태 페일 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195099A (en) * | 1989-04-11 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having improved error correcting circuit |
| US5184327A (en) * | 1989-06-14 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having on-chip test circuit and method for testing the same |
| US5267190A (en) * | 1991-03-11 | 1993-11-30 | Unisys Corporation | Simultaneous search-write content addressable memory |
-
1993
- 1993-09-03 JP JP5219879A patent/JPH0773697A/ja active Pending
-
1994
- 1994-08-26 US US08/296,395 patent/US5488578A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269998A (ja) * | 2001-03-08 | 2002-09-20 | Sony Corp | テスト回路および半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5488578A (en) | 1996-01-30 |
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