JPH09507945A - メモリアドレスデコーダと誤り許容メモリアドレスデコーダをテストする方法 - Google Patents

Abstract

(57)【要約】 アドレスデコーダの論理ゲートと電圧源との間のハード的にオープンの欠陥は、メモリを条件付きで不動作にする。デコーダはそれ故、そのようなハード的にオープンの欠陥に対してテストされる。２つの論理的に隣接した行または列の２つのセルは相補的な論理データが書き込まれる。もし、読み出し動作が、２つのセルにおけるデータが同一であることを表わすならば、デコーダにおけるハード的にオープンの存在と位置が実証される。代案として、メモリーは、たといハード的にオープンの欠陥がデコーダの論理ゲートに存在しているときでも、行および列を適当に使用不能にするために付加的なディスエイブル手段を含んでいる誤り許容のデコーダが具えられている。

Description

【発明の詳細な説明】 メモリアドレスデコーダと誤り許容メモリアドレスデコーダを テストする方法発明の分野 本発明は、複数のセル、アドレスを受信するために働く入力手段、およびデコ ード手段を含む回路をテストする方法に関する。デコード手段は、入力手段に接 続されたデコード入力端子と複数のセルに接続されたデコード出力端子とを有し ている。デコード手段は、アドレスを基礎としてセルをアクセスすることを可能 にするように働く。本発明はまた、そのような回路に関する。本発明は特に、し かし専らではないが、ランダムアクセスメモリ（ＲＡＭｓ）とリードオンリメモ リ（ＲＯＭｓ）とに関する。背景技術 電子回路、特に集積回路のシステム的および自動的にテストをすることは、益 々重要になってくる。回路の各次の世代は、常に高い素子密度と常にシステム機 能性の増加する数を進める傾向にある。個々の回路は、徹底的でかつ高価なテス トを除いては、プロセスの欠陥が検出されず、そして位置が示されない程度まで 今は複雑になってきた。顧客は、オペレーショナル使用においてそれらの隠され た欠陥を示す回路製品を受け入れることを予測できず、それによって、例えば、 生命維持システムまたは航空機の制御システムを信頼できなくしてしまう。それ 故、テストが回路製品の完全なオペレーションを保証し続けられることは、製造 者と顧客の両方にとって極度に重要なことである。 ランダムアクセスメモリ（ＳＲＡＭｓ，ＤＲＡＭｓ）は通常マーチテストおよ び／またはデータ保持テストを受ける。マーチテストはすべてのアドレスを通過 し、そして各アドレスに対してある読み出しと書き込みの動作を行う。例えば、 典型的なマーチテストにおいては、各ＲＡＭの位置が最初に読み出され、そして そのうえで補数データが書き込み戻される。データ保持テストにおいては、各セ ルは書き込まれ、そしてあらかじめ定めた待ち時間の後、記憶した論理状態に影 響する電流の漏洩が生じたか否かを見るためにチェックされる。ビット指向のメ モリにおけるメモリセルとワード指向のメモリにおけるメモリセルのグループは 、連続的にのみアクセスでき、こうして長いテスト手順を生ぜしめる。 １Ｍｂｉｔオーダまたはもっと大きい記憶容量を有する半導体メモリの慣習的 なテストは、製造コストのかなりのパーセンテージを作っている。例えば、４Ｍ ｂｉｔのＤＲＡＭに対しては、このパーセンテージが全く１０％になる。もっと 大きなメモリに対しては、パーセンテージは、テストを処理するために必要な時 間が記憶容量とともに増加するので、なおさらに増加する。６４ＭｂｉｔのＤＲ ＡＭに対しては、テストをすることは、１ＭｂｉｔのＤＲＡＭのテストをするこ との２４０倍のコストになることが見積られる。これは、テストのコストと６４ ＭｂｉｔのＤＲＡＭの全体のコストの比がそのときほぼ４０％になり、そしてそ れは受け入れられない程高いことを意味している。従って、トランジスタ密度を 増加させ、そして、半導体基板（ウエハスケールのデバイスを含む）上に集積さ れ得るシステム機能性の数を増加させるにつれて、従来技術でテストをすること はＩＣメモリ製品の商業的生存力を決定することにおいて大きなファクタになっ てきた。別の情報に関しては、“A New Testing Acceleration Chip for Low-Co st Memory Tests ”，M．Inoue et al.，IEEE Design & Test of Computers，Ma rch 1993，pages 15-19を参照されたい。上記は、テストをすることが信頼でき るメモリ製品の製造において本質的なステップであることを示すために役立つ。発明の目的 メモリの複雑性を増加させ、主要点の大きさを減少させるにつれて、欠陥を有 しているアドレスデコーダの確率が増加した。すべてのデコーダの障害はそれら 自体マトリックスの障害として表わす、R．Nair et al.，“Efficient Algorith ms for Testing Semiconductor Random Access Memories ”，IEEE Trans．Comp uter，Vol．C-27，Pages 572-576，June 1978参照、が提案されてきた。しかし ながら、すべてのデコーダの障害が単純にメモリマトリックスにマップできない ことが、本発明者によって見い出された。これは特に、ゲートのトランジスタと 電圧供給源との間のハード的にオープンの欠陥のような、デコーダのロジックゲ ートの内側で生じるそれらの欠陥にあてはまる。そのような障害をリニアなテス トアルゴリズムによって徹底的にカバーすることは不可能である。 本発明の目的は、それ故、そのようなデコーダの障害を簡単に検出する方法を 提供することにある。別の目的は、動作がそのようなハード的にオープンの障害 を受けつけないデコーダを有するメモリを提供することにある。発明の概要 本発明の方法は、次のステップ：セルのうちの第１のセルをアクセスするため の入力手段に第１のアドレスを供給し；第１のセルに第１の論理状態を書き込み ；セルのうちの第２のセルのアクセスのための入力手段に第１のアドレスとは１ ｂｉｔだけ異なっている第２のアドレスを供給し；第２のセルに第２の論理状態 を書き込み；そして第２のセルに書き込んだ後に第１のセルを読み出すことによ って特徴づけられている。 本発明は、すべての適当なアドレスが概観されるまで電流アドレスを１ｂｉｔ ずつ連続的に改めることによって、デコード手段は特別の順番でオペレーショナ ル使用中に起り得るすべての物理的状態を通り過ぎるという知見に基づいている 。第２のセルに処理された書き込み動作の完了後の第１のセルの読み出しは、も しデコード手段の機能に障害がないならば、第１のセルはまだ第１の論理状態の ままであることを表わしている。もし、しかしながら、第１のセルが仮定した第 ２の論理状態であると判明したならば、そのときは、第１のセルは第２のセルの 書き込み動作中に上書きされた。この手順は、デコード手段における欠陥の検出 と位置の表示を可能にする。アドレスは外部から回路に供給されるアドレス情報 であり得る。代案として、アドレスは、デコード手段にとって内部の情報、すな わち、（部分的に）デコードされたアドレスを示している情報もあり得る。 もし、セルが行および列に配置され、そしてデコード手段が行デコーダと列デ コーダを含んでいるならば、すべての行アドレスは上記方法によって概観され得 、そしてすべての列アドレスはデコーダをテストするために上記方法によって概 観され得る。明らかなように、本発明による方法のテストの複雑さは、マトリッ クスそれ自体に処理されたマーチテストと比べられるとき隣接している。 本発明の方法は障害のあるデコード手段の問題を攻撃する１つの方法を表わし ている。別の方法は、誤り許容のデコーダ、すなわち、その動作が上記検討した 種類のハード的にオープンによって影響されないデコーダを設計することである 。従って、本発明はさらに、デコード手段が制御信号を受信するための別の入力 端子と、別の入力端子に接続されたディスエイブル入力端子を有して制御信号の 制御のもとにデコード出力を使用不能にするように働くディスエイブル手段とを 含んでいることを特徴とする前文で規定したような回路を提供する。 本発明におけるディスエイブル手段は、デコード手段の論理ゲート中の電圧源 とトランジスタ間のハード的にオープンの欠陥を無害にする。ディスエイブル手 段は、アドレスによって制御されている正常なそれ（アドレス）に加えて使用不 能にするメカニズムを提供するのに役立つ。もし、使用不能にするメカニズムで 制御された正常なアドレスがハード的にオープンのため適当に機能しないならば 、付加的なディスエイブル手段はデコーダの論理的に障害のない動作を確実にす る。このデコード手段の組み込まれていた誤り許容は、そのような欠陥の存在に もかかわらず、セルだけでなく、デコーダ回路を正しく機能している状態に維持 させる。この誤り許容は、好ましくは、そうでなければハード的にオープンの欠 陥のため活性になるであろうどんなデコーダ出力をも使用不能にするように、デ コード手段が論理的にアドレスを制御信号と結合させることを可能にするように 働くディスエイブル手段を有することによって達成される。 本発明は特に、しかし専らではないが、ＳＲＡＭ、ＤＲＡＭおよびＲＯＭ回路 に適当である。それにもかかわらず、アドレスデコーダを通してアドレス可能な 他のセルの配置、例えばＣＣＤデバイスまたは液晶（ＬＣＤ）のようなフラット パネルディスプレイ（ＦＰＤ）も、同様に本発明から益する。図面の説明 本発明は、例示の方法により、そして添付図面を参照して説明される： 図１は、アドレスデコーダを有するセルマトリックスのブロック図であり； 図２は、ＳＲＡＭにおける慣習的なアドレスデコーダの一部のトランジスタ図 であり； 図３は、別の慣習的なアドレスデコーダの論理図であり；そして 図４は、組み込まれた誤り許容のアドレスデコーダの論理図である。詳細な実施例 セルマトリックス 図１は、行および列のマトリックスに配置された複数のセル１０２を含んでい る回路１００の図である。マトリックスのセル１０２へのアクセスは、行デコー ド手段１０６および列デコード手段１０８を通して読み出し／書き込み論理１０ ４を介して達成される。デコード手段１０６に供給されたアドレスは行（または ワードライン）のうちの選択された行を活性化し、そしてデコード手段１０８に 供給されたアドレスは列のうちの選択された列を使用可能にする。制御ユニット １１０は、デコード手段１０６および１０８へのアドレス供給のタイミングを制 御するための制御信号Ｘ−ｃｎｔｌおよびＹ−ｃｎｔｌを発生する。典型的に、 制御信号Ｘ−ｃｎｔｌおよびＹ−ｃｎｔｌはパルス形状のそして周期的な信号で ある。デコードロジックのトランジスタスキーム 図２は、ハード的にオープンの欠陥から障害の系統を説明するために、図１の デコード手段１０６のトランジスタ図の例である。デコード手段１０６は、それ ぞれのワードラインドライバ（図示しない）を介して、それぞれワードライン２ ０８，２１０および２１２に供給する複数の一様なＮＡＮＤゲート２０２，２０ ４および２０６を含んでいる。セル２１４，２１６および２１８は、それぞれワ ードライン２０８，２１０および２１２に接続されている。この例においては、 セル２１４−２１８は参照を容易にするために、同じ列に位置していると仮定さ れる。ワードライン２０８−２１２は、アドレスビットＡ３，Ａ４，Ａ５および Ａ７、およびそれら論理の補数Ａ３，Ａ４，Ａ５およびＡ７の適当な組み合わせ によって選択される。ＮＡＮＤゲート２０２はＡ３，Ａ４，Ａ５およびＡ７を受 信する。ＮＡＮＤゲート２０４はＡ３，Ａ４，Ａ５およびＡ７を受信する。ＮＡ ＮＤゲート２０６はＡ３，Ａ４，Ａ５およびＡ７を受信する。ワードライン２０ ８−２１２のうちの特別のワードラインが、ＮＡＮＤゲート２０２−２０６の組 み合わされたＮＡＮＤゲートが論理値低を供給するとき、すなわち、受信された すべてのアドレスビットが論理値高であるとき、使用可能にされる。 ＮＡＮＤゲート２０２−２０６は一様であるから、ＮＡＮＤゲート２０６のみ がさらに詳細に検討される。ＮＡＮＤゲート２０６は、供給電圧ＶＤＤとワード ライン２１２間に並列に配置された４個のＰＦＥＴｓ２２０，２２２，２２４お よび２２６と、ワードライン２１２と接地間に直列に配置された４個のＮＦＥＴ ｓ２２８，２３０，２３２および２３４とを含んでいる。ＦＥＴｓ２２０−２３ ４は、アドレスビットＡ３，Ａ４，Ａ５およびＡ７を通して相互に相補的に制御 されるように対に接続されている。ワードライン２１２は、Ａ３，Ａ４，Ａ５お よびＡ７がすべて論理値高を有することによって選択されまたは活性化され、こ うして、ＮＦＥＴｓ２２８−２３４をオンに転換しそしてＰＦＥＴｓ２２０−２ ２６をオフに転換することによってワードライン２１２を低に引っ張る。ワード ライン２１２は、ＰＦＥＴｓ２２０−２２６のいずれか１つを介してそれを高に 引っ張ることによって使用不能にされる。 ＮＡＮＤゲート２０６が、ＰＦＥＴ２２６とＶＤＤ間にハード的にオープンの 欠陥２３６を有していると仮定しよう。すなわち、ＰＦＥＴ２２６のソースと供 給電圧ＶＤＤ間の接続は、ワードライン２１２を適当に使用不能にし、すなわち 、ＰＦＥＴ２２６を介して高に引っ張られたワードライン２１２をもつように、 あまりに高い抵抗を有する。もし、ワードライン２１２がワードライン２１０を 使用可能にすることによって使用不能にされるべきならば、結果は、ＰＦＥＴ２ ２６が不活性であるからライン２１０と２１２の両方が使用可能にされる。それ 故、セル２１６に書き込むことを意味された書き込み動作はまた、セル２１８上 にもなされる。しかしながら、もし、ワードライン２０８が使用可能であれば、 ワードライン２１２はＰＦＥＴ２２２がオンに転換されるとき適当に使用不能に される。従って、欠陥２３６は、例えば、最初にセル２１８に書き込まれた論理 状態を有してそしてそのうえでセル２１６に論理値の補数を書き込むことによっ て、セル２１８はアクセスされた直後にセル２１６に書き込むことによって検出 され得る。セル２１６と２１８に記憶されたデータを比較することは、そのとき 、セル２１８が上書きされたとき両セルは同じ論理状態を有していることを表し ている。もし代わりに、セル２１８がアクセスされた直後にセル２１４が書き込 まれたならば、ワードライン２１２はＰＦＥＴ２２２を介して適当に使用不能に され、そして欠陥２３６は検出されないことになる。 オープンの欠陥は、現代のＣＭＯＳプロセスにおいてショート回路の欠陥より もっと少ない程度に生ずるけれども、デコーダは示した例におけるＮＡＮＤゲー トのように多数の多入力論理ゲートを含んでいるから、オープンの欠陥の確率は まだ無視できない。セルマトリックス上に処理されるマーチテストと昇または降 順にアドレスを使用することは、上記に検討した欠陥２３６のような欠陥を徹底 的に検出することはできない。この種類の欠陥は、もし、連続的なふるまい、す なわち履歴依存性ふるまいが生じないならば、慣習的なリニアテストアルゴリズ ムによって検出されるだけである。アドレスデコーダ 図３は、ＳＲＡＭ（図示しない）における典型的な６ｂｉｔの行アドレスデコ ーダ３００の論理図である。デコーダ３００は、アドレスビットＡ１，Ａ２，Ａ ３，Ａ４，Ａ５およびＡ６を６４のワードラインＷＬ００，ＷＬ０１，ＷＬ０２ ，・・・・，ＷＬ６３に対するエネイブル／ディスエイブル信号にデコードする ために働く。デコーダ３００は、上記検討したＮＡＮＤゲートの代わりにＮＯＲ ゲートを使用する。この違いが本発明の本質に適当でないことは、当業者にとっ て明らかであろう。 デコーダ３００は、ビットＡ２−Ａ６をデコードするために５入力ＮＯＲゲー ト３０２，３０４，・・・・，３０６および３０８を含んでいる。ビットＡ１は 、制御信号Ｘ−ｃｎｔｌと論理的に結合された後、２入力ＮＡＮＤゲートの配置 ３１０を介してデコードされる。幾つかのハード的にオープンの欠陥が以下に検 討される。 まず、欠陥３１２と３１４のような２個の論理ゲート間の内部接続に破れを生 じているオープンの欠陥を考える。欠陥３１２と３１４は、ワードラインＷＬ０ ０およびＷＬ０１に接続されたＲＡＭセル（図示しない）の縮退欠陥としてそれ 自体表し、そして“６Ｎ”のようなリニアアルゴリズムによって検出され得る。 論理ゲート内のハード的にオープンの欠陥は、それらが単一のトランジスタの みの動作に影響を与えるような完全に異なったカテゴリの欠陥である。ＮＡＮＤ ゲート３１６のＰＦＥＴ（図示しない）のソースが電圧源ＶＤＤに接続されない ことを生じさせている、ＮＡＮＤゲート３１６に起きるハード的にオープンの欠 陥を考えよう。ＮＡＮＤゲート３１６には唯１個の他のＰＦＥＴ（図示しない） があるだけであるから、欠陥のあるトランジスタは、アドレス空間における昇順 または降順いずれかのマーチテストによって検出される。特に、障害のあるＮＡ ＮＤゲート３１６の入力データはグレーコードによって変化される。これは、Ａ １およびデコードされたＡ６−Ａ２ビットはグレーコードの方法で変化すること を意味している。もし、ＮＡＮＤゲートへの入力の数が３またはそれ以上であっ たならば、障害の検出は保証されない。これは、欠陥のあるＰＦＥＴに並列に配 置された他のＰＦＥＴｓが障害の影響を隠すからである。これは、図２を参照し て以前に説明したような組合せのふるまいの代わりに、連続的な、すなわち、履 歴依存のふるまいをデコーダが示すことを生ぜしめる。 同様な理由づけは、必要な変更を加えて、ＮＯＲゲート３０４におけるハード 的にオープンの障害に応用する。ＮＯＲゲート３１８における関連したＮＦＥＴ ｓ（図示しない）の少なくとも３つのオープンの欠陥は、慣習的なマーチテスト のもとでは検出されないままである。ＮＯＲゲート３０２−３０８はそれ故、ハ ード的にオープンを検出するために以下のように連続的にテストされる。ＮＯＲ ゲート３０２−３０８のうちの特別のＮＯＲゲートに対して、論理値低がワード ラインＷＬ００−ＷＬ６３の相当するワードラインの選択されたセル（図示しな い）に書き込まれ、と同時にビットＡ１は低に保たれる。ワードラインアドレス をわずか１ｂｉｔだけ変えなさい。これは、もしＮＦＥＴが正しく機能している ならば、ＮＯＲゲートの特定のＮＦＥＴ（図示しない）を介して特別のＮＯＲゲ ートを使用不能にする。結果として、論理値高が新しいアドレスに相当するワー ドラインの選択されたセル（図示しない）に書き込まれる。もし、特定のＮＦＥ Ｔがオープンの欠陥を有するならば、そのとき、前のアドレスが有効であったと きに書き込まれたセルは、再び書き込まれる。前のセルの引き続く読み出し動作 は、前のセルが上書きされているかそうでないかを表している。第２の新しいワ ードラインアドレスはそのとき、第１の新しいワードラインアドレスから１ｂｉ ｔだけ異なって発生され、そして論理値低が第２のワードラインに相当する選択 されたセルに書き込まれる。第１の新しいワードラインのセルを読みだすことは そのとき、後者が上書きされたかそうでないかを表している、等々。 従って、ワードラインのアドレスを１ｂｉｔだけ連続的に替え、そして論理値 低と論理値高とを交互に書き込み、引き続いて１書き込みサイクルを除く最後の サイクルの期間に書き込まれたセルの読み出し動作をすることは、論理ゲート内 のハード的にオープンの検出を可能にする。修正されたアドレスデコーダ 図４は、図３に示した種類の行アドレスデコーダ４００の論理図であるが、し かしここでは、デコーダの論理ゲート内のハード的にオープンに対して保護する ための方法によって修正され、その結果、デコーダとメモリの両方は、ハード的 にオープンの欠陥にもかかわらず正しく機能する。上記のテスト手順はそのとき 実行される必要はない。 図３の検討は、デコーダ中の論理ゲートの使用不能にするパスにおける単一の トランジスタの動作に影響を与えるハード的にオープンの欠陥を発見することに 含まれる困難さを説明している。例えば、ＮＡＮＤゲートにおける使用不能のパ スはＰＦＥＴｓの並列配置によって形成され、そしてＮＯＲゲートにおける使用 不能のパスはＮＦＥＴｓの並列配置によって成形される。さて本発明は、連続的 なアクセス（読み出し、書き込み、リフレッシュ）動作間で活性化される付加的 な使用不能にするパスを提供する。 示された例において、デコーダ４００は、図３のデコーダ３００におけるよう に５入力ＮＯＲゲートが設けられている代わりに、６入力ＮＯＲゲート４０２， ４０４，４０６および４０８が設けられている。さてＮＯＲゲート４０２−４０ ８は、各々ワードラインＷＬ００−ＷＬ６３の組み合わされた１つを使用不能に するために付加的なディスエイブルパスを有している。ディスエイブルパスは、 関連したＮＯＲゲートの出力端子と接地間に並列に配置された６個のＮＦＥＴｓ （図示しない）のうちの６番目のＮＦＥＴによって形成され、他の５個のＮＦＥ Ｔｓはデコーダ３００のＮＯＲゲート３０２−３０８におけるそれらと同様に機 能する。この例において、６番目のＰＦＥＴ（図示しない）は、その６番目のＰ ＦＥＴが厳密な意味で本発明にとって機能的に本質的ではないけれども、論理的 な矛盾を避けるためとＮＯＲゲート４０２−４０８に対する標準レイアウトを利 用することを可能にするために加えられる。６番目のＮＦＥＴと６番目のＰＦＥ Ｔは、例えば、ＲＡＭクロックから引き出された周期的な制御信号Ｘ−ｃｎｔｌ を介して制御される。制御信号Ｘ−ｃｎｔｌは、以前に書かれたセルの上書きま たはデータの矛盾が起こらないように、連続的なアクセスサイクル間にＮＯＲゲ ート４０２−４０８の制御を通してワードラインＷＬ００−ＷＬ６３を使用不能 にするために役立つ。デコーダ３００におけるビットＡ１の代わりに、ここでは 制御信号Ｘ−ｃｎｔｌがアドレスビットＡ６−Ａ２の伝達を制御し、その結果、 デコーダ３００に使われているようなＸ−ｃｎｔｌを有するＡ１の論理組合せが 廃される。

Claims (1)

1. 【特許請求の範囲】 １．複数のセル、アドレスを受信するために働く入力手段、および入力手段と複 数のセルの間にありそしてアドレスを基礎としてセルのアドレッシングを可能に するように働くデコード手段を含む回路をテストする方法において、その方法は ： − セルのうちの第１のセルをアクセスするための入力手段に第１のアドレス を供給し； − 第１のセルに第１の論理状態を書き込み； − セルのうちの第２のセルのアクセスのための入力手段に第１のアドレスと は１ｂｉｔだけ異なっている第２のアドレスを供給し； − 第２のセルに第２の論理状態を書き込み； − 第２のセルに書き込んだ後に第１のセルを読み出す を含んでいることを特徴とする複数のセル、入力手段およびデコード手段を含 む回路をテストする方法。 ２．請求項１の方法において、複数のセルが複数の行および複数の列に配置され 、そしてデコード手段が複数の行デコーダを含み、そして方法が行のうちのそれ ぞれの行を表わしている第１および第２のアドレスを有することによって行デコ ーダのうちの第１および第２の行デコーダをテストすることを可能にすることを 特徴とする複数のセル、入力手段およびデコード手段を含む回路をテストする方 法。 ３．請求項１の方法において、複数のセルが複数の行および複数の列に配置され 、そしてデコード手段が複数の列デコーダを含み、そして方法が列のうちのそれ ぞれの列を表わしている第１および第２のアドレスを有することによって列デコ ーダのうちの第１および第２の列デコーダをテストすることを可能にすることを 特徴とする複数のセル、入力手段およびデコード手段を含む回路をテストする方 法。 4.− 複数のセル； − アドレスを受信するために働く入力手段； − デコード入力端子が入力手段に接続され、そしてデコード出力端子が複数 のセルに接続され、そしてアドレスを基礎としてセルのアドレッシングを可能に するように働くデコード手段； を含む回路において、 − デコード手段は − 制御信号を受信するための別の入力端子； − 別の入力端子に接続され、そして制御信号の制御のもとにデコード出 力を使用不能にするように働くディスエイブル手段； を含んでいることを特徴とする複数のセル、入力手段およびデコード手段を含 む回路。 ５．請求項４記載の回路において、ディスエイブル手段は、どんなデコーダ出力 をも使用不能にするように、デコード手段が論理的にアドレスを制御信号と結合 させることを可能にするように働くことを特徴とする複数のセル、入力手段およ びデコード手段を含む回路。 ６．請求項５記載の回路において、デコード手段は複数の論理ゲートを含み、論 理ゲートのうちの各それぞれの論理ゲートは、アドレスのそれぞれのビットを受 信するための別の複数の第１のゲート入力端子、制御信号を受信するための第２ のゲート入力端子、およびセルのうちのそれぞれのセルに接続されたゲート出力 端子を有していることを特徴とする複数のセル、入力端子およびデコード手段を 含む回路。