JP2965830B2

JP2965830B2 - 半導体記憶装置

Info

Publication number: JP2965830B2
Application number: JP5224739A
Authority: JP
Inventors: 興司井村; 幹郎岡田; 幸峰嶋田
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1993-09-09
Filing date: 1993-09-09
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: KR950009707A; KR0136534B1; JPH0778466A; US5398212A; TW257866B

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、最適化された記憶容量
を有する半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置は、２ⁿ（ｎは正
の整数）のアドレス空間を有している。すなわち、アド
レス空間には０番地から２ⁿ−１番地までのアドレスが
付され、それらのうちの１つがｎビットのアドレスを用
いて指定される。アドレス空間中の各アドレスに１ビッ
トの情報が対応する場合、その半導体記憶装置は、２ⁿ
ビットの記憶容量を有する。典型的には、大容量メモリ
に主として使用されるＤＲＡＭ（Dynamic Random Acces
s Memory）は、各アドレスに１ビットの情報が対応する
ように構成されることが多い。

【０００３】従来、２ⁿビットにそれの半分の２^n-1ビッ
トを加えた３×２^n-1ビットの記憶容量を有する半導体
記憶装置が必要とされる場合には、（１）２ⁿビットの
記憶容量を有する半導体記憶装置と２^n-1ビットの記憶
容量を有する半導体記憶装置とを組み合わせて使用する
方法、（２）２ⁿ⁺¹ビットの記憶容量を有する半導体記
憶装置を単体で使用する方法があった。前者は後者に比
べ安価にて実現できるので、コストを重視する場合に
は、前者が採用される場合が多い。

【０００４】図１２は、２ⁿビットの記憶容量を有する
半導体記憶装置と２^n-1ビットの記憶容量を有する半導
体記憶装置とを組み合わせて使用する場合の従来の半導
体記憶装置の構成を示す。この半導体記憶装置は、２ⁿ
ビットの記憶容量を有する半導体記憶装置３１と２^n-1
ビットの記憶容量を有する半導体記憶装置３２とによっ
て構成されている。半導体記憶装置３１には、ｎビット
のアドレス信号Ａ0〜Ａn-1が入力される。半導体記憶装
置３２には、ｎ−１ビットのアドレス信号Ａ0〜Ａn-2が
入力される。チップイネーブル信号ＣＥ1バー及びチッ
プイネーブル信号ＣＥ2バーはいずれか一方のみがアク
ティブになるように制御される。チップイネーブル信号
ＣＥ1がアクティブの場合、半導体記憶装置３１が選択
され、アドレス信号Ａ0〜Ａn-1に応じて半導体記憶装置
３１からデータＤ0〜Ｄ7が読み出される。チップイネー
ブル信号ＣＥ2がアクティブの場合、半導体記憶装置３
２が選択され、アドレス信号Ａ0〜Ａn-2に応じて半導体
記憶装置３２からデータＤ0〜Ｄ7が読み出される。図１
３は、２ⁿ⁺¹ビットの記憶容量を有する半導体記憶装置
を単体で使用する場合の従来の半導体記憶装置の構成を
示す。この半導体記憶装置は、２ⁿ⁺¹ビットの記憶容量
を有する半導体記憶装置３３によって構成されている。
半導体記憶装置３３には、（ｎ＋１）ビットのアドレス
信号とチップイネーブル信号ＣＥバーとが入力される。
チップイネーブル信号ＣＥバーがアクティブの場合、ア
ドレス信号Ａ0〜Ａnに応じて半導体記憶装置３３からデ
ータＤ0〜Ｄ7が読み出される。

【０００５】

【発明が解決しようとする課題】図１２に示される半導
体記憶装置３１及び３２は、アドレス信号を入力するた
めの複数の信号端子をそれぞれ有している。半導体記憶
装置３１及び３２の信号端子の数や端子配置は、２ⁿ⁺¹
ビットの記憶容量を有する半導体記憶装置の信号端子の
数や端子配置とは異なることが多い。その理由は、半導
体記憶装置に入力されるアドレス信号のビット数が異な
れば、半導体記憶装置の仕様も異なるのが通常だからで
ある。従って、将来的に２ⁿ⁺¹ビットの記憶容量が必要
となった場合であっても、半導体記憶装置３１及び３２
を２ⁿ⁺¹ビットの記憶容量を有する半導体記憶装置に置
き換えることは困難であり、そのため記憶容量の拡張性
に欠けるという問題点があった。

【０００６】図１３に示される半導体記憶装置は、図１
２に示される半導体記憶装置に比較すると、（１）回路
構成が単純である、（２）２ⁿ⁺¹ビットの記憶容量まで
は回路構成を変更することなく記憶容量を容易に拡張で
きるという利点を有する。しかし、必要とされる記憶容
量以上の最大記憶容量を有する半導体記憶装置を使用す
るために、半導体記憶装置のコストが上昇するという問
題点があった。

【０００７】本発明は、上記事情に鑑み、最適化された
記憶容量を有し、かつ、記憶容量の拡張性に優れた半導
体記憶装置を提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明の半導体記憶装置
は、（２ⁿ＋ｍ）個のメモリセルを有するメモリセルア
レイ、（ｎ＋１）ビットのアドレス信号を受け取り、該
アドレス信号に応じて、（２ⁿ＋ｍ）個のメモリセルの
うちの１つをアクセスするためのアドレス信号を出力す
るアドレス変換手段、該アドレス変換手段からのアドレ
ス信号を受け取り、該アドレス信号に応じて、（２ⁿ＋
ｍ）個のメモリセルのうちの１つを特定するデコーダ手
段、該デコーダ手段によって特定された該メモリセルに
記憶されたデータを出力する出力手段、該（ｎ＋１）ビ
ットのアドレス信号のうちの少なくとも２ビットを受け
取り、該アドレス信号が空アドレスを示すか否かを示す
検出信号を生成する空アドレス検出手段を備えており、
該アドレス変換手段は、該アドレス信号が空アドレスを
示す場合に、該受け取ったアドレス信号を、（２ⁿ＋
ｍ）個のメモリセルのうちの１つをアクセス可能なアド
レス信号に変換する。これにより、上記目的が達成され
る。

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【実施例】本発明は、マスクＲＯＭ(Read-Only Memor
y)、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡ
Ｍ(Static RAM)、ＥＰＲＯＭ(Erasable and Programmab
le Read-Only Memory)、ＥＥＰＲＯＭ(Electrically EP
ROM)又はフラッシュメモリ(flash EEPROM)等の種々の半
導体記憶装置に適用可能である。

【００１６】以下、図面を参照しながら、本発明の実施
例を詳述する。

【００１７】（第１の実施例）図１は、本実施例の半導
体記憶装置の構成を示す。

【００１８】本実施例の半導体記憶装置は、（２ⁿ＋
ｍ）個のアドレスを有するアドレス空間を有している。
各アドレスは、（ｉ＋１）ビット（ｉは０以上の整数）
のメモリセルに対応している。その結果、この半導体記
憶装置は、（２ⁿ＋ｍ）×（ｉ＋１）ビットの記憶容量
を有することとなる。なお、ｍは、２ⁿより小さい正の
整数である。また、実施例では簡単のためデータの読み
出し動作に関連する構成についてのみ説明するが、半導
体記憶装置が書き込み動作に対応している場合には、こ
れについても同様に構成することができる。

【００１９】この半導体記憶装置は、（２ⁿ＋ｍ）個の
メモリセルを有するメモリセルアレイ３を有している。
ここで、ｎ、ｍは整数であり、かつ、２ⁿ＜２ⁿ＋ｍ＜２
ⁿ⁺¹という関係を満たす。アドレスバッファ回路１及び
アドレスデコーダ２は、（ｎ＋１）ビットのアドレス信
号Ａ0〜Ａnに応じて、メモリセルアレイ３に含まれるメ
モリセルのうちの１つを特定する機能を有する。アドレ
スバッファ回路１は、アドレスバス（不図示）上のアド
レス信号Ａ0〜Ａnをそれぞれ内部論理レベルのアドレス
信号に変換する入力インタフェース回路である。変換さ
れたアドレス信号は、アドレスデコーダ２に送られる。
アドレスデコーダ２は、そのアドレス信号をデコードし
て、メモリセルアレイ３に含まれるメモリセルのうちの
１つを選択する。選択されたメモリセルに記憶されるデ
ータＤ0〜Ｄiは、センスアンプ（不図示）によって増幅
された後、出力バッファ回路４を通して出力される。出
力バッファ回路４は、メモリセルアレイ３から読み出さ
れたデータＤ0〜Ｄiをデータバス（不図示）に出力する
ための出力インタフェース回路である。

【００２０】半導体記憶装置は、空アドレス検出回路５
及び制御回路６さらにを有している。空アドレス検出回
路５は、アドレス信号Ａ0〜Ａnのうちの上位２ビットＡ
n-1、Ａnを少なくとも受け取り、そのアドレス信号が空
アドレスを示すか否かを示す検出信号を生成する。例え
ば、空アドレス検出回路５は、上位２ビットＡn-1、Ａn
が共に”１”（高レベル）である場合にアクティブとな
る検出信号を生成する。この検出信号は、制御回路６に
送られる。ここで、「空アドレス」とは、アクセス可能
なアドレス空間内に存在しないアドレスをいう。例え
ば、（２ⁿ＋ｍ）個のアドレスからなるアドレス空間が
ある場合に、０番から２ⁿ＋ｍ−１番までのアドレスが
アクセス可能であると仮定すると、２ⁿ＋ｍ番から２ⁿ⁺¹
−１番までのアドレスは空アドレスである。

【００２１】図２は、本実施例の半導体記憶装置のアド
レス空間の配置を示す。この配置は、ｍ＝２^n-1である
場合の一例を示したものである。この半導体記憶装置
は、（２ⁿ＋２^n-1）×（ｉ＋１）ビットの記憶容量を有
している。この記憶容量は、最大実装可能な記憶容量で
ある２ⁿ⁺¹ビットの３／４に相当する。この例では、ア
ドレス空間の０番（２進法表記で（０００・・・００
０）₂）から２ⁿ＋２^n-1−１番（２進法表記で（１０１
・・・１１１）₂）までのアドレスがアクセス可能であ
り、メモリセルアレイ３のメモリセルにそれぞれ対応し
ている。これに対し、アドレス信号Ａ0〜Ａnの上位２ビ
ットが共に”１”となるアドレス、すなわち、アドレス
空間の２ⁿ＋２^n-1番（２進法表記で（１１０・・・００
０）₂）から２ⁿ⁺¹−１番（２進法表記で（１１１・・・
１１１）₂）までのアドレスはアクセスを禁止される。
これらのアドレスは空アドレスであり、対応するメモリ
セルは存在しない。

【００２２】制御回路６は、チップイネーブル信号ＣＥ
バーを受け取り、そのチップイネーブル信号ＣＥバーに
応じて、特定されたメモリセルに記憶されるデータを出
力するための制御信号を生成する。ただし、アドレス信
号が空アドレスを示す場合に、制御回路６は、チップイ
ネーブル信号ＣＥバーの状態にかかわらずデータの出力
を抑止する制御信号を生成する。例えば、制御回路６
は、チップイネーブル信号ＣＥバーがアクティブの場合
にアクティブとなる内部制御信号Ｅバーを生成する。空
アドレス検出信号５からの検出信号がアクティブである
場合には、チップイネーブル信号ＣＥバーの状態にかか
わらず内部制御信号Ｅバーを非アクティブとする。内部
制御信号Ｅバーが非アクティブからアクティブに変化す
ると、メモリセルアレイ３のビット線をプリチャージす
るためのプリチャージ回路（不図示）、センスアンプ
（不図示）等が動作することにより、データの読みだし
動作が開始される。内部制御信号Ｅバーが非アクティブ
である場合には、データの読みだし動作は行われず、ス
タンバイ状態（データ読み出し待機状態）となる。

【００２３】

【表１】

【００２４】表１は、チップイネーブル信号ＣＥバー
と、アドレス信号Ａ0〜Ａnの上位２ビットＡn-1、Ａn
と、内部制御信号Ｅバーとの間の関係を示す真理値表で
ある。表中、×印は任意の値を示す。この半導体記憶装
置は、表１に示すように、チップイネーブル信号ＣＥバ
ーが”１”（非アクティブ）の場合には、常に内部制御
信号Ｅバーも“１”（非アクティブ）となり、内部状態
はスタンバイ状態となる。また、チップイネーブル信号
ＣＥバーが“０”（アクティブ）の場合には、アドレス
信号Ａ0〜Ａnの上位２ビットＡn-1、Ａnが共に“１”の
ときにのみ内部制御信号Ｅバーが“１”（非アクティ
ブ）となり、このときにも内部状態がスタンバイ状態と
なる。しかし、アドレス信号Ａ0〜Ａnの上位２ビットＡ
n-1、Ａnが他の組み合わせのときには、いずれも内部制
御信号Ｅバーが“０”（アクティブ）となり、内部状態
はアクティブ状態となる。

【００２５】図３は、本実施例の半導体記憶装置１１の
端子配置を示す。この例は、ｎ＝２１、ｉ＝７の場合に
相当する。すなわち、半導体記憶装置１１には、２２ビ
ットのアドレス信号Ａ0〜Ａ21が入力され、各アドレス
が８ビットのデータを記憶するためのメモリセルに対応
する。半導体記憶装置１１は、２２ビットのアドレス信
号Ａ0〜Ａ21を入力するための２２本のアドレス信号端
子と、８ビットのデータＤ0〜Ｄ7を出力するための８本
のデータ出力端子とを有している。

【００２６】図４に示すように、半導体記憶装置１１
は、最大実装可能な記憶容量である３２Ｍビット（２²²
×８ビット）に対して、その４分の３の２４Ｍビット
（２²¹＋２²⁰×８ビット）の記憶容量を有している。ま
た、アドレス空間中、０番（１６進法表記で（００００
００）₁₆）から３１４５７２７番（（２ＦＦＦＦ
Ｆ）₁₆）までのアドレスはメモリセルアレイ３のメモリ
セルに対応し、３１４５７２８番（（３００００
０）₁₆）から４１９４３０３番（（３ＦＦＦＦＦ）₁₆）
までのアドレスは空アドレスであり、対応するメモリセ
ルは存在しない。

【００２７】上記半導体記憶装置１１は、３２Ｍビット
の記憶容量を有する半導体記憶装置と同じ数のアドレス
端子を有するため、半導体記憶装置１１の端子配置を３
２Ｍビットの記憶容量を有する半導体記憶装置のそれと
全く同一とすることができる。

【００２８】このように、第１の実施例の半導体記憶装
置によれば、それの端子配置はより大きな記憶容量を有
する半導体記憶装置の端子配置と同一とすることがで
き、かつ、それの記憶容量を最適化することができる。
これにより、記憶容量の無駄を省くことができるので、
安価で電力消費の少ない半導体記憶装置を提供すること
ができる。さらに、記憶容量の拡張性が考慮されている
ので、複数の半導体記憶装置を有するメモリシステムに
おいて、半導体記憶装置を交換することにより、そのメ
モリシステムの記憶容量を容易に拡張することが可能と
なる。

【００２９】（第２の実施例）図５は本発明の第２の実
施例の半導体記憶装置の構成を示す。なお、図１に示し
た第１の実施例の半導体記憶装置と同様の機能を有する
構成部材には同じ番号を付記して説明を省略する。

【００３０】制御回路６は、チップイネーブル信号ＣＥ
バーの代わりに、出力イネーブル信号ＯＥバーを受け取
る。出力イネーブル信号ＯＥバーは、メモリセルから読
み出されたデータをデータバスに出力する許可を与える
信号である。制御回路６は、出力イネーブル信号ＯＥバ
ーがアクティブな場合にアクティブとなる信号を出力バ
ッファ回路４に送る。ただし、第１の実施例と同様に、
空アドレス検出回路５からの検出信号がアクティブであ
る場合には、出力イネーブル信号ＯＥバーの状態にかか
わらずこの信号は非アクティブとされる。制御回路６か
らの信号がアクティブである場合には、出力バッファ回
路４は、メモリセルアレイ３のメモリセルから読み出さ
れたデータＤ0〜Ｄiをデータバスに出力する。制御回路
６からの信号が非アクティブである場合には、出力バッ
ファ回路４は、それの出力端子を高インピーダンス状態
にする。その結果、メモリセルから読み出されたデータ
Ｄ0〜Ｄiの出力が抑止される。

【００３１】

【表２】

【００３２】表２は、出力イネーブル信号ＯＥバーと、
アドレス信号Ａ0〜Ａnの上位２ビットＡn-1、Ａnと、制
御回路６からの出力信号との間の関係を示す真理値表で
ある。表中、×印は任意の値を示す。この半導体記憶装
置は、表２に示すように、出力イネーブル信号ＯＥバー
が“１”（非アクティブ）である場合には、常に制御回
路６からの出力信号も“１”（非アクティブ）である。
その結果、出力バッファ回路４の出力端子が高インピー
ダンス状態となり、メモリセルから読み出されたデータ
Ｄ0〜Ｄiの出力が抑止される。また、出力イネーブル信
号ＯＥバーが“０”（アクティブ）の場合には、アドレ
ス信号Ａ0〜Ａnの上位２ビットＡn-1、Ａnが共に“１”
のときにのみ制御回路６からの出力信号が“１”（非ア
クティブ）となる。その結果、出力バッファ回路４の出
力端子が高インピーダンス状態となり、メモリセルから
読み出されたデータＤ0〜Ｄiの出力が抑止される。しか
し、アドレス信号信号Ａ0〜Ａnの上位２ビットＡn-1、
Ａnが他の組み合わせのときには、いずれも制御回路６
からの出力信号が“０”（アクティブ）となり、出力バ
ッファ回路４はデータＤ0〜Ｄiをデータバスに出力す
る。

【００３３】第２の実施例の半導体記憶装置によれば、
第１の実施例の半導体記憶装置と同様に、記憶容量を最
適化することができる。従って、安価で消費電力の少な
い半導体記憶装置を提供することができる。さらに、記
憶容量の拡張性が考慮されているので、複数の半導体記
憶装置を有するメモリシステムにおいて、半導体記憶装
置を交換することにより、そのメモリシステムの記憶容
量を容易に拡張することが可能となる。

【００３４】（第３の実施例）図６は本発明の第３の実
施例の半導体記憶装置の構成を示す。なお、図１に示し
た第１の実施例の半導体記憶装置と同様の機能を有する
構成部材には同じ番号を付記して説明を省略する。

【００３５】第３の実施例の半導体記憶装置は、アドレ
スバッファ回路１、アドレスデコーダ２、メモリセルア
レイ３、出力バッファ回路４、空アドレス検出回路５、
制御回路６に加えて、出力制御回路７を有している。

【００３６】出力制御回路７は、制御回路６から出力さ
れる内部制御信号Ｅバーと、出力イネーブル信号ＯＥバ
ーとを受け取る。出力制御回路７は、出力イネーブル信
号ＯＥバーがアクティブな場合にアクティブとなる信号
を出力バッファ回路４に送る。ただし、内部制御信号Ｅ
バーが非アクティブの場合には、出力制御回路７は、出
力イネーブル信号ＯＥバーの状態にかかわらず、出力制
御回路７からの出力信号も非アクティブとされる。出力
制御回路７からの出力信号がアクティブである場合に
は、出力バッファ回路４は、メモリセルアレイ３のメモ
リセルから読み出されたデータＤ0〜Ｄiをデータバスに
出力する。出力制御回路７からの出力信号が非アクティ
ブである場合には、出力バッファ回路４は、それの出力
端子が高インピーダンス状態になり、メモリセルから読
み出されたデータＤ0〜Ｄiの出力が抑止される。

【００３７】

【表３】

【００３８】表３は、チップイネーブル信号ＣＥバー
と、出力イネーブル信号ＯＥバーと、アドレス信号Ａ0
〜Ａnの上位２ビットＡn-1、Ａnとの間の関係を示す真
理値表である。表中、×印は任意の値を示す。この半導
体記憶装置は、表３に示すように、チップイネーブル信
号ＣＥバーが“１”（非アクティブ）の場合には、常に
内部状態がスタンバイ状態となり、出力バッファ回路４
の出力端子も高インピーダンス状態となる。チップイネ
ーブル信号ＣＥバーが“０”（アクティブ）の場合に
は、内部状態は常にアクティブとなり読み出し動作等が
実行される。ただし、出力イネーブル信号ＯＥバーが
“１”（非アクティブ）のときは、内部状態がアクティ
ブであっても、常に出力バッファ回路４の出力端子が高
インピーダンス状態となる。また、チップイネーブル信
号ＣＥバーと出力イネーブル信号ＯＥバーとがともに
“０”（アクティブ）である場合には、アドレス信号Ａ
0〜Ａnの上位２ビットＡn-1、Ａnが共に“１”のときに
のみ出力バッファ回路４の出力端子が高インピーダンス
状態となる。しかし、アドレス信号Ａn-1、Ａnが他の組
み合わせのときには、出力バッファ回路４はデータＤ0
〜Ｄiを出力する。

【００３９】第３の実施例の半導体記憶装置によれば、
第１の実施例の半導体記憶装置と同様に、記憶容量を最
適化することができる。従って、安価で消費電力の少な
い半導体記憶装置を提供することができる。さらに、記
憶容量の拡張性が考慮されているので、複数の半導体記
憶装置を有するメモリシステムにおいて、半導体記憶装
置を交換することにより、そのメモリシステムの記憶容
量を容易に拡張することが可能となる。

【００４０】（第４の実施例）図７は本発明の第４の実
施例の半導体記憶装置の構成を示す。なお、図１に示し
た第１実施例の半導体記憶装置と同様の機能を有する構
成部材には同じ番号を付記して説明を省略する。

【００４１】第４の実施例の半導体記憶装置は、アドレ
スバッファ回路１、アドレスデコーダ２、メモリセルア
レイ３、出力バッファ回路４、空アドレス検出回路５、
制御回路６に加えて、アドレス変換回路８及び先頭アド
レス記憶回路９を有している。

【００４２】アドレス変換回路８は、アドレスバッファ
回路１からのアドレス信号Ａ0〜Ａnを受け取り、内部ア
ドレス信号ＩＡ0〜ＩＡnに変換する。内部アドレス信号
ＩＡ0〜ＩＡnは、アドレスデコーダ２に送られる。ま
た、空アドレス検出回路５には、アドレス変換回路８か
ら出力される内部アドレス信号ＩＡ0〜ＩＡnのうちの上
位２ビットＩＡn-1、ＩＡnが入力される。空アドレス検
出回路５は、内部アドレス信号ＩＡ0〜ＩＡnのうちの上
位２ビットＩＡn-1、ＩＡnが共に”１”（高レベル）で
ある場合にアクティブとなる検出信号を生成する。

【００４３】先頭アドレス記憶回路９は、先頭アドレス
信号ＴＡ0〜ＴＡnを記憶する。先頭アドレス信号とは、
０番アドレスからのオフセットを示す信号であり、アド
レス空間中で空アドレスの配置を変更するために使用さ
れる。先頭アドレス信号は、０番から２ⁿ⁺¹−１−（２ⁿ
＋ｍ）番までのいずれかのアドレスを示す信号である。
先頭アドレス信号は、アドレス変換回路８に送られる。
先頭アドレス記憶回路９は、ｎ＋１ビットのＥＰＲＯＭ
やＰＬＡ（Programmable Logic Array）等によって構成
され得る。

【００４４】アドレス変換回路８は、アドレスバッファ
回路１からのアドレス信号Ａ0〜Ａnのアドレスから先頭
アドレス信号ＴＡ0〜ＴＡnのアドレスを減算することに
より内部アドレス信号ＩＡ0〜ＩＡnを生成する。従っ
て、本実施例の半導体記憶装置は、入力されるアドレス
信号Ａ0〜Ａnに対して先頭アドレス信号ＴＡ0〜ＴＡnの
分だけオフセットされたアドレスでメモリセルアレイ３
にアクセスすることになる。これにより、例えば、図８
に示すように、３２Ｍビット全体のアドレス空間のうち
の先頭アドレス（先頭アドレス信号ＴＡ0〜ＴＡnの示す
アドレス）から連続する２４Ｍビットの領域に実際の記
憶容量が内蔵され、その前後に空アドレス領域が存在す
るように見せ掛けることができる。

【００４５】アドレス変換回路８におけるアドレス信号
Ａ0〜Ａnから内部アドレス信号ＩＡ0〜ＩＡnへの変換に
ついてさらに詳しく説明する。

【００４６】先頭アドレス信号ＴＡ0〜ＴＡnは、２の補
数表現により表され、先頭アドレス記憶回路９に記憶さ
れている。

【００４７】図９は、アドレス変換回路８の構成を示
す。アドレス変換回路８は、ｎ＋１個の全加算器８ａを
有する。全加算器８ａは、図１０に示すように、２個の
排他的ＯＲ回路２１、２２と２個のＡＮＤ回路２３、２
４と１個のＯＲ回路２５とを有している。全加算器８ａ
は、アドレス信号Ａ0〜Ａnのうちのｊ番目の桁を示すビ
ットＡjと、先頭アドレス信号ＴＡ0〜ＴＡnのうちのｊ
番目の桁を示すビットＴＡjと、ｊ−１番目の桁からの
繰り上げビットＣj-1とを受け取り、そのビットＡjとそ
のビットＴＡjとの加算結果を示すアドレス信号ＩＡjと
ｊ番目の桁の繰り上げビットＣjを出力する回路であ
る。

【００４８】このようにアドレス信号Ａ0〜Ａnのアドレ
スに、２の補数表現による先頭アドレス信号ＴＡ0〜Ｔ
Ａnのアドレスを加算することにより、これらの差が得
られる。最上位桁に対応する全加算器８ａの繰り上げビ
ットＣnは無視される。

【００４９】図１１は、アドレス変換回路８における計
算例を示したものである。ここでは簡単のためにアドレ
ス信号は８ビットからなると仮定する。この場合、アド
レス信号Ａ0〜Ａ7によって表現されるアドレスは１６進
数表記で（００）₁₆から（ＦＦ）₁₆までとなる。また、
メモリセルアレイ３のメモリセルは、内部アドレス信号
ＩＡ0〜ＩＡnのアドレスにおける（００）₁₆から（Ｂ
Ｆ）₁₆までに対応し設けられているものと仮定する。先
頭アドレスは、（２８）₁₆に設定されているものと仮定
する。（２８）₁₆は、２進数表記では（００１０１００
０）₂となり、この２の補数表現は（１１０１１００
０）₂となる。従って、（１１０１１０００）₂が先頭ア
ドレスとして先頭アドレス記憶回路９に記憶される。ア
ドレス信号Ａ0〜Ａnのアドレスが先頭アドレスと同じ
（２８）₁₆である場合には、内部アドレス信号ＩＡ0〜
ＩＡnのアドレスは最初のメモリセルに対応する（０
０）₁₆となる。また、アドレス信号Ａ0〜Ａnのアドレス
が（Ｅ７）₁₆である場合には、内部アドレス信号ＩＡ0
〜ＩＡnのアドレスが最後のメモリセルに対応する（Ｂ
Ｆ）₁₆となる。しかしながら、アドレス信号Ａ0〜Ａnの
アドレスが（Ｅ８）₁₆から（ＦＦ）₁₆までの場合には、
内部アドレス信号ＩＡ0〜ＩＡnのアドレスが（Ｃ０）₁₆
から（Ｄ７）₁₆までとなる。これらのアドレスは空アド
レスであるので、対応するメモリセルが存在しない。同
様に、アドレス信号Ａ0〜Ａnのアドレスが（００）₁₆か
ら（２７）₁₆までの場合には、内部アドレス信号ＩＡ0
〜ＩＡnのアドレスが（Ｄ８）₁₆から（ＦＦ）₁₆とな
る。これらのアドレスも空アドレスであるので、対応す
るメモリセルが存在しない。

【００５０】このように、第４の実施例の半導体記憶装
置によれば、入力されたアドレス信号Ａ0〜Ａnをアドレ
ス変換回路８で内部アドレス信号ＩＡ0〜ＩＡnに変換す
ることにより、アドレス空間のうちの任意の連続した領
域をメモリセルに対応させることができる。すなわち、
アドレス空間における空アドレスの配置を変更すること
ができる。従って、半導体記憶装置を含むメモリシステ
ムにおいて、メモリシステムの設計の自由度を高めるこ
とができる。

【００５１】当業者であれば、図７に示されるアドレス
変換回路８及び先頭アドレス記憶回路９が第２の実施例
の半導体記憶装置及び第３の実施例の半導体記憶装置に
も適用可能であることを容易に理解するだろう。

【００５２】（第５の実施例）図１４は本発明の第５の
実施例の半導体記憶装置の構成を示す。なお、図１に示
した第１実施例の半導体記憶装置と同様の機能を有する
構成部材には同じ番号を付記して説明を省略する。

【００５３】第５の実施例の半導体記憶装置は、アドレ
スバッファ回路１、アドレスデコーダ２、メモリセルア
レイ３、出力バッファ回路４、空アドレス検出回路５に
加えて、アドレス変換回路８を有している。

【００５４】空アドレス検出回路５は、アドレス信号Ａ
0〜Ａnのうちの上位２ビットＡn-1、Ａnを少なくとも受
け取り、そのアドレス信号が空アドレスを示すか否かを
示す検出信号を生成する。例えば、空アドレス検出回路
５は、上位２ビットＡn-1、Ａnが共に”１”（高レベ
ル）である場合にアクティブとなる検出信号を生成す
る。すなわち、そのアドレス信号が空アドレスを示す場
合に、検出信号はアクティブとなり、そうでない場合
に、検出信号は非アクティブとなる。この検出信号は、
アドレス変換回路８に送られる。

【００５５】アドレス変換回路８は、アドレスバッファ
回路１からアドレス信号を受け取り、空アドレス検出回
路５から検出信号を受け取る。検出信号がアクティブで
ある場合、アドレス変換回路８は、受け取ったアドレス
信号を空アドレス以外の所望のアドレスを示すアドレス
信号に変換する。変換されたアドレス信号は、アドレス
デコーダ２に送られる。検出信号が非アクティブである
場合には、アドレス変換回路８は、受け取ったアドレス
信号を変換することなく、そのままアドレスデコーダ２
に送る。あるいは、そのアドレス信号を所望のアドレス
信号に変換するようにしてもよい。

【００５６】図１５は、（ｎ＋１）ビットのアドレス信
号のうち上位２ビットＡn-1、Ａnが共に”１”（高レベ
ル）となるアドレス空間を空アドレス領域として規定し
た場合のメモリマップの例を示す。この例では、（ｎ＋
１）ビットのアドレス信号によりアクセス可能な全アド
レス空間のうち１／４の空間が空アドレス領域となって
いる。その空アドレス領域を図１５において斜線で示さ
れる空間（内蔵記憶容量）のいずれの部分に割り当てる
かは、アドレス変換回路８において予め決められる。従
って、アドレス信号が空アドレスを示す場合にも、予め
決められた所望の空間をアクセスすることが可能とな
る。

【００５７】このように、第５の実施例の半導体記憶装
置によれば、空アドレス検出回路によって生成される検
出信号に応じて出力制御やスタインバイ制御を行う代わ
りに、空アドレス領域を内蔵アドレス空間の一部に対応
づけておくことにより、アドレス信号が空アドレスを示
す場合であっても、内蔵アドレス空間の所望のアドレス
をアクセスすることができる。これにより、システムサ
イドでのプログラム作成時のメモリマップが簡素化され
るので、プログラム作成が容易となる。その結果、シス
テムの誤動作を防止できる。

【００５８】当業者であれば、図１４に示されるアドレ
ス変換回路８が第２、第３、及び第４の実施例の半導体
記憶装置にも適用可能であることを容易に理解するだろ
う。

【００５９】

【発明の効果】本発明によれば、（２ⁿ＋ｍ）ビットの
記憶容量を有する半導体記憶装置を提供することができ
る。従って、本発明は、２ⁿビットの記憶容量では足り
ず、２ⁿ ⁺¹ビットの記憶容量では多すぎるという場合に
有効である。このように、半導体記憶装置の記憶容量を
最適化することができるので、安価で電力消費の少ない
半導体記憶装置を提供することができる。さらに、本発
明の半導体記憶装置の端子配置はより大きな記憶容量を
有する半導体記憶装置の端子配置と同一とすることがで
きる。これにより、複数の半導体記憶装置を有するメモ
リシステムにおいて、半導体記憶装置を交換することに
より、そのメモリシステムの記憶容量を容易に拡張する
ことが可能となる。

【００６０】さらに、第４の実施例の半導体記憶装置に
よれば、アドレス空間のうちの任意の連続した領域をメ
モリセルに対応させることができる。すなわち、アドレ
ス空間における空アドレスの配置を変更することができ
る。従って、半導体記憶装置を含むメモリシステムにお
いて、メモリシステムの設計の自由度を高めることがで
きる。

【００６１】さらに、第５の実施例の半導体記憶装置に
よれば、アドレス信号が空アドレスを示す場合であって
も、内蔵アドレス空間の所望のアドレスをアクセスする
ことができる。これにより、システムサイドでのプログ
ラム作成時のメモリマップが簡素化されるので、プログ
ラム作成が容易となる。その結果、システムの誤動作を
防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の構成
を示すブロック図である。

【図２】本発明の第１の実施例の半導体記憶装置のアド
レス空間の配置を示す図である。

【図３】本発明の第１の実施例の半導体記憶装置の平面
図である。

【図４】本発明の第１の実施例の半導体記憶装置のアド
レス空間の配置を示す図である。

【図５】本発明の第２の実施例の半導体記憶装置の構成
を示すブロック図である。

【図６】本発明の第３の実施例の半導体記憶装置の構成
を示すブロック図である。

【図７】本発明の第４の実施例の半導体記憶装置の構成
を示すブロック図である。

【図８】本発明の第４の実施例の半導体記憶装置のアド
レス空間の配置を示す図である。

【図９】アドレス変換回路の構成を示すブロック図であ
る。

【図１０】全加算器の構成を示すブロック図である。

【図１１】アドレス変換回路の計算例を示すためのメモ
リマップである。

【図１２】従来の半導体記憶装置の構成を示すブロック
図である。

【図１３】従来の他の半導体記憶装置の構成を示すブロ
ック図である。

【図１４】本発明の第５の実施例の半導体記憶装置のア
ドレス空間の配置を示す図である。

【図１５】本発明の第５の実施例の半導体記憶装置のア
ドレス空間の配置を示す図である。

【符号の説明】

１アドレスバッファ回路３メモリセルアレイ４出力バッファ回路５空アドレス検出回路６制御回路７出力制御回路８アドレス変換回路９先頭アドレス記憶回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−58376（ＪＰ，Ａ) 特開昭61−245259（ＪＰ，Ａ) 特開平１−251390（ＪＰ，Ａ) 特開昭64−19582（ＪＰ，Ａ) 特開平４−290140（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 8/00

Claims

(57)【特許請求の範囲】

【請求項１】（２ⁿ＋ｍ）（ｎ、ｍは整数かつ２ⁿ＜２
ⁿ＋ｍ＜２ⁿ⁺¹）個のメモリセルを有するメモリセルアレ
イ、（ｎ＋１）ビットのアドレス信号を受け取り、該アドレ
ス信号に応じて、（２ⁿ＋ｍ）個のメモリセルのうちの
１つをアクセスするためのアドレス信号を出力するアド
レス変換手段、該アドレス変換手段からのアドレス信号を受け取り、該
アドレス信号に応じて、（２ⁿ＋ｍ）個のメモリセルの
うちの１つを特定するデコーダ手段、該デコーダ手段によって特定された該メモリセルに記憶
されたデータを出力する出力手段、該（ｎ＋１）ビットのアドレス信号のうちの少なくとも
２ビットを受け取り、該アドレス信号が空アドレスを示
すか否かを示す検出信号を生成する空アドレス検出手段
を備えた半導体記憶装置であって、該アドレス変換手段は、該アドレス信号が空アドレスを
示す場合に、該受け取ったアドレス信号を、（２ⁿ＋
ｍ）個のメモリセルのうちの１つをアクセス可能なアド
レス信号に変換する、半導体記憶装置。