JPH0981453A

JPH0981453A - メモリ制御方法及びその実施装置

Info

Publication number: JPH0981453A
Application number: JP24006695A
Authority: JP
Inventors: Atsuhiro Higa; 淳裕比嘉; Takeshi Maeda; 武前田; Kenichi Nagashima; 賢一長島
Original assignee: Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1995-09-19
Filing date: 1995-09-19
Publication date: 1997-03-28

Abstract

(57)【要約】【目的】異なるメモリ容量の複数のバンクでインター
リーブ・アクセスを行い、メモリ・アクセスを高速化す
る。【構成】異なるメモリ容量の複数のバンクを備える情
報記憶媒体にインターリーブ・アクセス領域とノン・イ
ンターリーブ・アクセス領域とを設定し、前記インター
リーブ・アクセス領域と前記ノン・インターリーブ・ア
クセス領域との境界を示す境界アドレスとローカルバス
・アドレスとを比較し、前記比較結果により、前記ロー
カルバス・アドレスがインターリーブ・アクセス領域に
ある場合にはインターリーブ・アクセスを行い、前記ロ
ーカルバス・アドレスがノン・インターリーブ・アクセ
ス領域にある場合にはノン・インターリーブ・アクセス
を行うものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ制御方法及びそ
の実施装置に関し、特に、異なるメモリ容量の複数のバ
ンクを備える情報記憶媒体へ高速なメモリ・アクセスを
行うメモリ制御方法及びその実施装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】従来、メモリ・アクセスの高速化手法と
して、２ウェイ・インターリーブ・アクセス（以下、イ
ンターリーブ・アクセスという）が広く知られている。

【０００３】前記のインターリーブ・アクセスは、たと
えば、ＣＱ出版社刊、１９９３年７月１日発行の「別冊
インターフェースブートストラップＰｒｏｊｅｃｔ−
２Ｎｏ．４」ｐ８５〜８７に記載されており、その概要
は、ダイナミック・ランダム・アクセスメモリ（以下、
ＤＲＡＭという）を使用した主記憶において、ＤＲＡＭ
を２組用意し、それぞれを独立した同じ構成のバンクに
して、２組のバンクにアドレスを交互に割り振り、連続
するアドレスのアクセスに対して、２組のバンクから交
互に読み出し、あるいは書き込みを行うものである。

【０００４】前記のインターリーブ・アクセスでは、中
央処理装置が連続したアドレスのデータのアクセスを行
う場合に、複数のバンクを同時に動作させることが可能
であり、各バンク１組だけのアクセスを行う、ノン・イ
ンターリーブ・アクセスよりも、高速にメモリ・アクセ
スを行うことができる。

【０００５】

【発明が解決しようとする課題】本発明者は、前記従来
技術を検討した結果、以下の問題点を見い出した。

【０００６】すなわち、前記従来技術のインターリーブ
・アクセスでは、各バンクのメモリは同じ構成であり、
各バンクのメモリ容量は同一でなければならない為、異
なるメモリ容量のメモリを各バンクに与えた場合、イン
ターリーブ・アクセスを行うことができず、各バンク１
組だけのアクセスを行う、ノン・インターリーブ・アク
セスを行う必要があり、同じ容量のメモリを各バンクに
与えてインターリーブ・アクセスを行う場合に比べてメ
モリ・アクセス速度が劣るという問題があった。

【０００７】また、前記従来技術のインターリーブ・ア
クセスでは、メモリを増設する際など、同一メモリ容量
のバンクを複数使用する必要がある為、使用できるメモ
リの組み合わせに制限があり、前記複数のバンクから成
る情報記憶媒体が高価になるという問題があった。

【０００８】本発明の目的は、異なるメモリ容量の複数
のバンクでインターリーブ・アクセスを行い、メモリ・
アクセスを高速化する技術を提供することにある。

【０００９】本発明の他の目的は、情報記憶媒体を構成
する複数のバンクのメモリ容量を任意に変更した場合
に、異なるメモリ容量の複数のバンクでインターリーブ
・アクセスを行ってメモリ・アクセスを高速化する技術
を提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１２】（１）異なるメモリ容量の複数のバンクを
備える情報記憶媒体にインターリーブ・アクセスまたは
ノン・インターリーブ・アクセスを行うメモリ制御方法
であって、前記の異なるメモリ容量の複数のバンクを備
える情報記憶媒体に、インターリーブ・アクセスを行う
インターリーブ・アクセス領域と、インターリーブ・ア
クセスを行わないノン・インターリーブ・アクセス領域
とを設定し、前記インターリーブ・アクセス領域と前記
ノン・インターリーブ・アクセス領域との境界を示す境
界アドレスと前記情報記憶媒体にアクセスするローカル
バス・アドレスとを比較し、前記比較結果により、前記
ローカルバス・アドレスが前記インターリーブ・アクセ
ス領域にある場合にはインターリーブ・アクセスを行
い、前記ローカルバス・アドレスが前記ノン・インター
リーブ・アクセス領域にある場合にはノン・インターリ
ーブ・アクセスを行うものである。

【００１３】（２）異なるメモリ容量の複数のバンクを
備える情報記憶媒体にインターリーブ・アクセスまたは
ノン・インターリーブ・アクセスを行うメモリ制御装置
であって、前記の異なるメモリ容量の複数のバンクを備
える情報記憶媒体に、前記複数のバンクの特定のメモリ
領域から成るインターリーブ・アクセス領域と、前記イ
ンターリーブ・アクセス領域以外のノン・インターリー
ブ・アクセス領域とを有し、前記インターリーブ・アク
セス領域と前記ノン・インターリーブ・アクセス領域と
の境界を示す境界アドレスを記憶する境界アドレス記憶
部と、前記境界アドレスと前記情報記憶媒体にアクセス
するローカルバス・アドレスとを比較するアドレス比較
部と、前記アドレス比較部の比較結果により、前記ロー
カルバス・アドレスが前記インターリーブ・アクセス領
域にある場合にインターリーブ・アクセスを行うインタ
ーリーブ・アクセス制御部と、前記ローカルバス・アド
レスが前記ノン・インターリーブ・アクセス領域にある
場合にノン・インターリーブ・アクセスを行うノン・イ
ンターリーブ・アクセス制御部を備えるものである。

【００１４】（３）前記（２）のメモリ制御装置におい
て、前記情報記憶媒体を構成する複数のバンクのメモリ
容量を変更した場合に、前記情報記憶媒体のインターリ
ーブ・アクセス領域及びノン・インターリーブ・アクセ
ス領域と、前記境界アドレス記憶部に記憶する境界アド
レスとを変更し、前記情報記憶媒体の変更された異なる
メモリ容量の複数のバンクにインターリーブ・アクセス
またはノン・インターリーブ・アクセスを行うものであ
る。

【００１５】

【作用】上述した手段の項に記載されたメモリ制御方法
及びその実施装置の作用を簡単に説明すれば以下のとお
りである。

【００１６】すなわち、まず、前記の異なるメモリ容量
の複数のバンクを備える情報記憶媒体に、インターリー
ブ・アクセスを行うインターリーブ・アクセス領域と、
インターリーブ・アクセスを行わないノン・インターリ
ーブ・アクセス領域とを設定する。

【００１７】前記のインターリーブ・アクセス領域の設
定では、異なるメモリ容量の複数のバンクのうちで、メ
モリ容量の最も少ないバンクを調べ、前記のメモリ容量
の最も少ないバンクの全メモリ領域と、前記のメモリ容
量の最も少ないバンク以外のバンクの全メモリ領域の内
の、前記のメモリ容量の最も少ないバンクの全メモリ領
域と同じメモリ容量のメモリ領域とをインターリーブ・
アクセス領域として設定する。

【００１８】また、前記のノン・インターリーブ・アク
セス領域の設定では、前記インターリーブ・アクセス領
域以外のメモリ領域をノン・インターリーブ・アクセス
領域として設定する。

【００１９】次に、前記のインターリーブ・アクセス領
域とノン・インターリーブ・アクセス領域との境界を示
す境界アドレスを前記境界アドレス記憶部に記憶してお
く。

【００２０】中央処理装置から前記情報記憶媒体へアク
セスするローカルバス・アドレスが出力されたら、前記
境界アドレス記憶部に記憶された境界アドレスと前記ロ
ーカルバス・アドレスとを前記アドレス比較部により比
較する。

【００２１】前記アドレス比較部による比較結果によ
り、前記ローカルバス・アドレスがインターリーブ・ア
クセス領域にある場合にはインターリーブ・アクセスを
行うインターリーブ・アクセス制御部にメモリ・アクセ
スを指示し、また、前記ローカルバス・アドレスがノン
・インターリーブ・アクセス領域にある場合にはノン・
インターリーブ・アクセスを行うノン・インターリーブ
・アクセス制御部にメモリ・アクセスを指示する。

【００２２】前記アドレス比較部による比較結果により
メモリ・アクセスを指示された、前記インターリーブ・
アクセス制御部または前記ノン・インターリーブ・アク
セス制御部は、前記情報記憶媒体にメモリ・アドレスを
出力してメモリ・アクセスを行う。

【００２３】以上の様に、前記メモリ制御方法及びその
実施装置によれば、異なるメモリ容量の複数のバンクに
おいて、メモリ容量の等しい領域をインターリーブ・ア
クセス領域として設定し、ローカルバス・アドレスがイ
ンターリーブ・アクセス領域にある場合にはインターリ
ーブ・アクセスを行うので、異なるメモリ容量の複数の
バンクでインターリーブ・アクセスを行い、メモリ・ア
クセスを高速化することが可能である。

【００２４】また、前記のメモリ制御方法及びその実施
装置において、前記情報記憶媒体を構成する複数のバン
クのメモリ容量を変更した場合に、前記情報記憶媒体の
インターリーブ・アクセス領域及びノン・インターリー
ブ・アクセス領域の設定を変更する。

【００２５】次に、前記の変更されたインターリーブ・
アクセス領域とノン・インターリーブ・アクセス領域と
の境界を示す境界アドレスを前記境界アドレス記憶部に
記憶しておく。

【００２６】中央処理装置から前記のメモリ容量が変更
された情報記憶媒体にアクセスするローカルバス・アド
レスが出力されたら、前記境界アドレス記憶部に記憶さ
れた変更済みの境界アドレスと前記ローカルバス・アド
レスとを前記アドレス比較部により比較する。

【００２７】前記アドレス比較部による比較結果によ
り、前記ローカルバス・アドレスがインターリーブ・ア
クセス領域にある場合にはインターリーブ・アクセスを
行うインターリーブ・アクセス制御部にメモリ・アクセ
スを指示し、また、前記ローカルバス・アドレスがノン
・インターリーブ・アクセス領域にある場合にはノン・
インターリーブ・アクセスを行うノン・インターリーブ
・アクセス制御部にメモリ・アクセスを指示する。

【００２８】以上の様に、前記メモリ制御方法及びその
実施装置によれば、インターリーブ・アクセス領域及び
ノン・インターリーブ・アクセス領域を変更したときに
それらの境界アドレスを変更するので、情報記憶媒体を
構成する複数のバンクのメモリ容量を任意に変更した場
合に、異なるメモリ容量の複数のバンクでインターリー
ブ・アクセスを行ってメモリ・アクセスを高速化するこ
とが可能である。

【００２９】

【実施例】以下、本発明について、実施例とともに図面
を参照して詳細に説明する。

【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３１】（実施例１）以下に、本発明のメモリ制御
方法を実施する実施装置において、１つの１ＭバイトＳ
ＩＭＭと１つの４ＭバイトＳＩＭＭを使用してインター
リーブ・アクセスまたはノン・インターリーブ・アクセ
スを行う実施例１のメモリ制御方法及びその実施装置に
ついて説明する。

【００３２】図１は本発明のメモリ制御方法を実施する
実施装置の概略構成を示す図である。図１において、１
０１は中央処理装置（以下、ＣＰＵという）、１０２は
ＣＰＵ１０１より出力されるローカルバス・アドレス、
１０３は境界アドレス記憶部、１０４は境界アドレス記
憶部１０３が出力する境界アドレス、１０５はアドレス
比較部、１０６は比較結果信号、１０７はインターリー
ブ・アクセス制御部、１０８はノン・インターリーブ・
アクセス制御部、１０９はインターリーブ・アクセス制
御部１０７あるいはノン・インターリーブ・アクセス制
御部１０８が出力するメモリ・アドレスである。

【００３３】また、図１において、１１０は情報記憶媒
体であり、１１０ａは情報記憶媒体１１０の一部分であ
るバンクＡ、１１０ｂは情報記憶媒体１１０のバンクＡ
１１０ａとは異なる一部分であるバンクＢ、１１１はイ
ンターリーブ・アクセス領域、１１２はノン・インター
リーブ・アクセス領域である。

【００３４】図１に示す様に、本実施例のメモリ制御方
法を実施する実施装置は、ＣＰＵ１０１と、インターリ
ーブ・アクセス領域１１１とノン・インターリーブ・ア
クセス領域１１２との境界アドレス１０４を記憶する境
界アドレス記憶部１０３と、ローカルバス・アドレス１
０２と境界アドレス１０４を比較するアドレス比較部１
０５と、インターリーブ・アクセスを行うインターリー
ブ・アクセス制御部１０７と、ノン・インターリーブ・
アクセスを行うノン・インターリーブ・アクセス制御部
１０８と、情報記憶媒体１１０とを備えている。

【００３５】本実施例のメモリ制御方法を実施する実施
装置の情報記憶媒体１１０は、メモリ容量の異なるバン
クＡ１１０ａとバンクＢ１１０ｂとを有し、バンクＢ１
１０ｂはバンクＡ１１０ａよりもメモリ容量が大きく、
インターリーブ・アクセス領域１１１とノン・インター
リーブ・アクセス領域１１２を形成している。

【００３６】図１に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、ＣＰＵ１０１より出力され
るローカルバス・アドレス１０２と境界アドレス記憶部
１０３が出力する境界アドレス１０４とがアドレス比較
部１０５に出力され、アドレス比較部１０５は、ローカ
ルバス・アドレス１０２と境界アドレス１０４とを比較
し、その結果を比較結果信号１０６として出力する。

【００３７】また、本実施例のメモリ制御方法を実施す
る実施装置では、ＣＰＵ１０１より出力されるローカル
バス・アドレス１０２は、インターリーブ・アクセス制
御部１０７及びノン・インターリーブ・アクセス制御部
１０８にも出力され、前記のアドレス比較部１０５が出
力する比較結果信号１０６により、インターリーブ・ア
クセス制御部１０７、あるいはノン・インターリーブ・
アクセス制御部１０８のうちの何れか一方を有効化、ま
たは他方を無効化し、有効化された方がメモリ・アドレ
ス１０９を出力する。

【００３８】本実施例のメモリ制御方法を実施する実施
装置では、インターリーブ・アクセス制御部１０７を有
効化したときに出力されるメモリ・アドレス１０９は、
バンクＡ１１０ａ及びバンクＢ１１０ｂに入力され、イ
ンターリーブ・アクセス領域１１１において異なるメモ
リ容量のバンク間でのインターリーブ・アクセスが行わ
れる。

【００３９】また、本実施例のメモリ制御方法を実施す
る実施装置では、ノン・インターリーブ・アクセス制御
部１０８を有効化したときに出力されるメモリ・アドレ
ス１０９は、バンクＢ１１０ｂに入力され、ノン・イン
ターリーブ・アクセス領域１１２においてノン・インタ
ーリーブ・アクセスが行われる。

【００４０】以下に、本実施例のメモリ制御方法の実施
する実施装置におけるメモリ・アクセスの概要について
説明する。

【００４１】本実施例のメモリ制御方法を実施する実施
装置において、ＣＰＵ１０１は、情報記憶媒体１１０へ
メモリ・アクセスを要求をすると共に、ｎビットのロー
カルバス・アドレス１０２を出力し、また、境界アドレ
ス記憶部１０３は、あらかじめ記憶していたｎビットの
境界アドレス１０４をアドレス比較部１０５に出力す
る。

【００４２】ＣＰＵ１０１が出力したローカルバス・ア
ドレス１０２と境界アドレス記憶部１０３が出力した境
界アドレス１０４が、アドレス比較部１０５に入力され
ると、アドレス比較部１０５においてローカルバス・ア
ドレス１０２と境界アドレス１０４の大小が比較され
る。

【００４３】アドレス比較部１０５は、その比較結果を
比較結果信号１０６としてインターリーブ・アクセス制
御部１０７及びノン・インターリーブ・アクセス制御部
１０８に出力し、比較結果信号１０６により、インター
リーブ・アクセス制御部１０７あるいはノン・インター
リーブ・アクセス制御部１０８のうちの一方が選択され
て有効となり、他方が無効となる。

【００４４】すなわち、アドレス比較部１０５は、ロー
カルバス・アドレス１０２がインターリーブ・アクセス
領域１１１あるいはノン・インターリーブ・アクセス領
域１１２のうちのどちらの領域に含まれているかを判定
する。

【００４５】そして、その判定結果により、それぞれの
領域の対応するインターリーブ・アクセス制御部１０７
またはノン・インターリーブ・アクセス制御部１０８が
有効となり、したがって、境界アドレス１０４を境にし
て、異なるメモリ容量のバンク・メモリを用いて、イン
ターリーブ・アクセスが可能となる。

【００４６】以下に、本実施例のメモリ制御方法を実施
する実施装置において、ローカルバス・アドレス１０２
が、境界アドレス１０４よりも小さいときに、インター
リーブ・アクセスを行うものとした場合のアドレス比較
部１０５の動作について説明する。

【００４７】図２は、本実施例のメモリ制御方法を実施
する実施装置のアドレス比較部の論理回路の概要を示す
図である。

【００４８】図２において、１０２（ｎ−１）は第（ｎ
−１）ビット目のローカルバス・アドレス・ビット、１
０４（ｎ−１）は第（ｎ−１）ビット目の境界アドレス
・ビットであり、それぞれローカルバス・アドレス１０
２及び境界アドレス１０４の各アドレスの最上位ビット
を示しており、また、１０２（０）は第０ビット目のロ
ーカルバス・アドレス・ビット、１０４（０）は第０ビ
ット目の境界アドレス・ビットであり、それぞれローカ
ルバス・アドレス１０２及び境界アドレス１０４の各ア
ドレスの最下位ビットを示している。

【００４９】また、図２において、２０１（ｎ−１）か
ら２０１（０）は、第（ｎ−１）ビットから第０ビット
の各アドレス・ビットに対応するビット比較手段であ
る。

【００５０】また、２０２（ｎ−１）は、ローカルバス
・アドレス１０２（ｎ−１）と境界アドレス１０４（ｎ
−１）を入力とする、エクスクルーシブＯＲ（以下、Ｅ
Ｘ−ＯＲという）の出力するＥＸ−ＯＲ出力信号であ
り、２０３（ｎ−１）は、前記のビット比較手段２０１
（ｎ−１）の出力するビット比較結果信号である。

【００５１】図３は、本実施例のメモリ制御方法を実施
する実施装置のアドレス比較部の論理回路の動作を示す
図である。図３において、「×」は「０」または「１」
の信号を示し、「１０２＞１０４」はローカルバス・ア
ドレス１０２が境界アドレス１０４よりも大きいことを
示し、「１０２＜１０４」はローカルバス・アドレス１
０２が境界アドレス１０４よりも小さいことを示し、
「？」は下位ビットの比較結果により「０」または
「１」となることを示している。

【００５２】図２及び図３に示す様に、本実施例のメモ
リ制御方法を実施する実施装置のアドレス比較部１０５
において、ローカルバス・アドレス１０２のローカルバ
ス・アドレス・ビット１０２（ｎ−１）と、対応する境
界アドレス１０４の境界アドレス・ビット１０４（ｎ−
１）が、ビット比較手段２０１（ｎ−１）に入力され、
ローカルバス・アドレス・ビット１０２（ｎ−１）が
「Ｌ」（「０」）レベル、かつ境界アドレス記憶部の対
応する境界アドレス・ビット１０４（ｎ−１）が「Ｈ」
（「１」）レベルの時、すなわち、ローカルバス・アド
レス１０２が境界アドレス１０４よりも小さいとき、ビ
ット比較結果信号２０３（ｎ−１）は「Ｌ」レベルとな
り、それ以外の時、「Ｈ」レベルとなる。

【００５３】ビット比較結果信号２０３（ｎ−１）は、
負論理のＯＲゲートに入力され、ビット比較結果信号２
０３（ｎ−１）が「Ｌ」レベルならば、比較結果信号１
０６は「Ｈ」レベルとなる。

【００５４】すなわち、ＣＰＵ１０１の出力するローカ
ルバス・アドレス１０２は、インターリーブ・アクセス
領域１１１内にあり、アドレス比較部１０５は、インタ
ーリーブ・アクセス制御部１０７を有効化し、ノン・イ
ンターリーブ・アクセス制御部１０８を無効化する。

【００５５】ＣＰＵ１０１からのローカルバス・アドレ
ス・ビット１０２（ｎ−１）と、境界アドレス記憶部１
０３の対応する境界アドレス・ビット１０４（ｎ−１）
との、ビット比較手段２０１（ｎ−１）による比較結果
が、「Ｈ」のとき、すなわちローカルバス・アドレス１
０２が境界アドレス１０４よりも小さいかどうかの判定
が、最上位アドレス・ビットである第（ｎ−１）ビット
ではできないとき、第（ｎ−２）ビット以下のアドレス
・ビットの比較を用いて判定する。

【００５６】ＥＸ−ＯＲ出力信号２０２（ｎ−１）が
「Ｌ」レベルとなるとき、ローカルバス・アドレス・ビ
ット１０２（ｎ−１）と、境界アドレス・ビット１０４
（ｎ−１）は同じレベルであり、そのとき、アドレス・
ビットの第（ｎ−１）ビットを比較したときと同様に、
ローカルバス・アドレス・ビット１０２（ｎ−２）が
「Ｌ」レベル、境界アドレス・ビット１０４（ｎ−２）
が「Ｈ」レベルならば、次段の第（ｎ−２）のビット比
較結果信号２０３（ｎ−２）が「Ｌ」レベルとなり、比
較結果信号１０６は「Ｈ」レベルとなって、インターリ
ーブ・アクセス制御部１０７を有効化する。

【００５７】ビット比較結果信号２０３（ｎ−２）が
「Ｈ」レベルのとき、第（ｎ−２）ビット以上のアドレ
ス・ビットだけでは、ローカルバス・アドレス１０２と
境界アドレス１０４の大小の判定はできないので、以下
同様に、さらに下位のビットを使用してアドレス・ビッ
トの比較を行う。

【００５８】また、ビット比較結果信号２０３（ｎ−
１）が、「Ｈ」レベルであり、かつＥＸ−ＯＲ出力信号
２０２（ｎ−１）が「Ｈ」レベルのとき、第（ｎ−２）
ビット以下のビット比較結果信号は全て「Ｈ」レベルと
なり、これはローカルバス・アドレス１０２が境界アド
レス１０４よりも大きいことを示し、比較結果信号１０
６は「Ｌ」レベルとなる。

【００５９】第（ｎ−１）ビットから最下位の第０ビッ
トまでの対応する各アドレス・ビットが全て同じ、つま
りローカルバス・アドレス１０２と境界アドレス１０４
が等しいとき、アドレス比較結果信号１０６は「Ｌ」レ
ベルとなり、ノン・インターリーブ・アクセス制御部を
有効化する。

【００６０】このように、ローカルバス・アドレス１０
２と境界アドレス１０４との各アドレス・ビットごとに
比較手段を用いることで、ローカルバス・アドレス１０
２と境界アドレス１０４の比較が可能となる。

【００６１】以上の様に、本実施例のメモリ制御方法を
実施する実施装置のアドレス比較部１０５によって、イ
ンターリーブ・アクセス制御部１０７あるいはノン・イ
ンターリーブ・アクセス制御部１０８が選択される。

【００６２】本実施例のメモリ制御方法では、異なるメ
モリ容量の複数のバンクを使用したインターリーブ・ア
クセスを行う為、異なるメモリ容量の複数のバンクにお
いて、それぞれのバンクに与えることのできるメモリ・
アドレスのビット数が異なる場合がある。

【００６３】たとえば、３２ビット・データ構成でメモ
リ容量が１Ｍ（メガ）バイトのＤＲＡＭモジュール（以
下、１ＭバイトＳＩＭＭという）を用いたバンクと、同
様に３２ビット・データ構成でメモリ容量が４Ｍバイト
のＤＲＡＭモジュール（以下、４ＭバイトＳＩＭＭとい
う）を用いたバンクとの間でインターリーブ・アクセス
を行うときには、ロウ（行）アドレス及びカラム（列）
アドレスにそれぞれ、１ＭバイトＳＩＭＭでは９ビッ
ト、４ＭバイトＳＩＭＭでは１０ビットのアドレスを与
えなければならない。

【００６４】この様な場合には、１ＭバイトＳＩＭＭに
供給したメモリ・アドレスの９ビットが、４ＭバイトＳ
ＩＭＭに供給したメモリ・アドレスの９ビットと重複す
る可能性があるので、この様な重複を防止する様にロー
カルバス・アドレスをメモリ・アドレスに割り当てる。

【００６５】また、メモリ容量の大きい４ＭバイトＳＩ
ＭＭを使用したバンクでは、インターリーブ・アクセス
とノン・インターリーブ・アクセスの両方が行われるの
で、インターリーブ・アクセスとノン・インターリーブ
・アクセスを行ったときに、４ＭバイトＳＩＭＭ上でも
メモリ・アドレスが重複しない様にメモリ・アドレスの
割り当てを行う。

【００６６】以下に、本実施例のメモリ制御方法を実施
する実施装置において、異なるメモリ容量のバンクＡ１
１０ａ及びバンクＢ１１０ｂを使用した場合のＣＰＵ１
０１から出力されたローカルバス・アドレス１０２のメ
モリ・アドレス１０９への割り当てについて説明する。

【００６７】図４は、本実施例のメモリ制御方法を実施
する実施装置において、バンクＡ１１０ａに１Ｍバイト
ＳＩＭＭ、及びバンクＢ１１０ｂに４ＭバイトＳＩＭＭ
を用いた場合の情報記憶媒体１１０のアドレス・マップ
を示す図である。図４において、記号「ｈ」が付加され
た数字は、１６進数で示されたメモリ番地である。

【００６８】図４に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、１ＭバイトＳＩＭＭである
バンクＡ１１０ａと４ＭバイトＳＩＭＭであるバンクＢ
１１０ｂの下位１Ｍバイトとから成るインターリーブ・
アクセス領域１１１と、４ＭバイトＳＩＭＭであるバン
クＢ１１０ｂの上位３Ｍバイトから成るノン・インター
リーブ・アクセス領域１１２を備えている。

【００６９】図５は、本実施例のメモリ制御方法を実施
する実施装置のＣＰＵ１０１が出力するローカルバス・
アドレス１０２の情報記憶媒体１１０のメモリ・アドレ
ス１０９への割り当ての一例を示した説明図である。

【００７０】図５において、記号「Ａ」が付加された数
字は、対応するメモリ・アドレス・ビットが供給される
ローカルバス・アドレス１０２のビット数を示してい
る。

【００７１】図５に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、１ＭバイトＳＩＭＭである
バンクＡ１１０ａにインターリーブ・アクセスを行う場
合には、１ＭバイトＳＩＭＭのカラム・アドレスの第０
ビットから第８ビットに、ローカルバス・アドレス・ビ
ットＡ３からローカルバス・アドレス・ビットＡ１１を
供給し、１ＭバイトＳＩＭＭのロウ・アドレスの第０ビ
ットから第８ビットに、ローカルバス・アドレス・ビッ
トＡ１２からローカルバス・アドレス・ビットＡ２０を
供給している。

【００７２】また、本実施例のメモリ制御方法を実施す
る実施装置では、４ＭバイトＳＩＭＭであるバンクＢ１
１０ｂにインターリーブ・アクセスを行う場合には、４
ＭバイトＳＩＭＭのカラム・アドレスの第０ビットから
第８ビットに、ローカルバス・アドレス・ビットＡ３か
らローカルバス・アドレス・ビットＡ１１を供給し、４
ＭバイトＳＩＭＭのカラム・アドレスの第９ビットに、
ローカルバス・アドレス・ビットＡ２０を供給し、４Ｍ
バイトＳＩＭＭのロウ・アドレスの第０ビットから第７
ビットに、ローカルバス・アドレス・ビットＡ１２から
ローカルバス・アドレス・ビットＡ１９を供給し、４Ｍ
バイトＳＩＭＭのロウ・アドレスの第８ビットに「１」
を、第９ビットに「０」を供給している。

【００７３】さらに、本実施例のメモリ制御方法を実施
する実施装置では、４ＭバイトＳＩＭＭであるバンクＢ
１１０ｂにノン・インターリーブ・アクセスを行う場合
には、４ＭバイトＳＩＭＭのカラム・アドレスの第０ビ
ットから第８ビットに、ローカルバス・アドレス・ビッ
トＡ３からローカルバス・アドレス・ビットＡ１１を供
給し、４ＭバイトＳＩＭＭのカラム・アドレスの第９ビ
ットに、ローカルバス・アドレス・ビットＡ２を供給
し、４ＭバイトＳＩＭＭのロウ・アドレスの第０ビット
から第９ビットに、ローカルバス・アドレス・ビットＡ
１２からローカルバス・アドレス・ビットＡ２１を供給
している。

【００７４】以下、図４及び図５を用いて、本実施例の
メモリ制御方法及びその実施装置における各バンクへの
メモリ・アドレス１０９の供給について述べる。

【００７５】図４に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、１ＭバイトＳＩＭＭである
バンクＡ１１０ａと４ＭバイトＳＩＭＭであるバンクＢ
１１０ｂとをインターリーブするため、１ＭバイトＳＩ
ＭＭのバンクＡ１１０ａの全領域と４ＭバイトＳＩＭＭ
のバンクＢ１１０ｂの１Ｍバイト分の領域をインターリ
ーブ・アクセス領域１１１とし、ローカルバス・アドレ
ス１０２の「０ｈ」番地から「１ＦＦＦＦＦｈ」番地ま
でをインターリーブ・アクセス領域１１１としてメモリ
空間の下位に割り当てる。

【００７６】また、４ＭバイトＳＩＭＭであるバンクＢ
１１０ｂの、インターリーブ・アクセス領域１１１に指
定されていない３Ｍバイト分の領域は、ノン・インター
リーブ・アクセス領域１１２として、ローカルバス・ア
ドレス１０２の「２０００００ｈ」番地から「４ＦＦＦ
ＦＦｈ」番地までを割り当てる。

【００７７】すなわち、本実施例のメモリ制御方法を実
施する実施装置において、境界アドレス１０４は「２０
００００ｈ」番地であり、この境界アドレス１０４を境
界アドレス記憶部１０３にあらかじめ記憶しておく。

【００７８】ＤＲＡＭでは、ローカルバス・アドレス１
０２を、カラム・アドレスとロウ・アドレスに時分割し
て入力するので、１ＭバイトＳＩＭＭはカラム・アドレ
スとロウ・アドレスにそれぞれ９ビットのメモリ・アド
レスを必要とし、また、４ＭバイトＳＩＭＭはカラム・
アドレスとロウ・アドレスにそれぞれ１０ビットのメモ
リ・アドレスを必要とする。

【００７９】そこで、本実施例のメモリ制御方法を実施
する実施装置の１ＭバイトＳＩＭＭであるバンクＡ１１
０ａにおいて、インターリーブ・アクセスを行う場合に
は、図５に示す様に、ローカルバス・アドレス・ビット
Ａ２０からローカルバス・アドレス・ビットＡ３までを
１ＭバイトＳＩＭＭのバンクＡ１１０ａのロウ・アドレ
ス及びカラム・アドレスに与える。

【００８０】また、図５に示す様に、本実施例のメモリ
制御方法を実施する実施装置の４ＭバイトＳＩＭＭであ
るバンクＢ１１０ｂにおいて、インターリーブ・アクセ
スを行う場合には、１ＭバイトＳＩＭＭのバンクＡ１１
０ａと同様、ローカルバス・アドレス・ビットＡ２０か
らローカルバス・アドレス・ビットＡ３までを４Ｍバイ
トＳＩＭＭのバンクＢ１１０ｂのロウ・アドレス及びカ
ラム・アドレスに与え、ノン・インターリーブ・アクセ
スを行う場合には、ローカルバス・アドレス・ビットＡ
２１からローカルバス・アドレス・ビットＡ２までを４
ＭバイトＳＩＭＭのバンクＢ１１０ｂのロウ・アドレス
及びカラム・アドレスに与える。

【００８１】ただし、図５に示す様に、本実施例のメモ
リ制御方法を実施する実施装置においてインターリーブ
・アクセスを行う場合には、４ＭバイトＳＩＭＭである
バンクＢ１１０ｂのロウ・アドレスの第９ビットに
「０」、ロウ・アドレスの第８ビットに「１」を与え、
ノン・インターリーブ・アクセスを行う場合には、ロウ
・アドレスの第９ビットにローカルバス・アドレス・ビ
ットＡ２１、第８ビットにローカルバス・アドレス・ビ
ットＡ２０を与える。

【００８２】前記の様に、本実施例のメモリ制御方法を
実施する実施装置においてインターリーブ・アクセスを
行う場合に、１ＭバイトＳＩＭＭのバンクＡ１１０ａ及
び４ＭバイトＳＩＭＭのバンクＢ１１０ｂに与えるメモ
リ・アドレス１０９の第９ビット及び第８ビットに供給
するローカルバス・アドレス・ビットは、バンクＡ１１
０ａ及びバンクＢ１１０ｂで異なっている。

【００８３】また、本実施例のメモリ制御方法を実施す
る実施装置において、メモリ・アドレス１０９の第０ビ
ットに供給するローカルバス・アドレス・ビットＡ３
は、インターリーブ・アクセスを行うために、バンクＡ
１１０ａ及びバンクＢ１１０ｂで別々に供給され、２つ
のバンクで異なるタイミングとなる。

【００８４】以下に、本実施例のメモリ制御方法を実施
する実施装置においてインターリーブ・アクセスを行う
場合に、４ＭバイトＳＩＭＭのロウ・アドレスの第９ビ
ットに「０」、第８ビットに「１」を与えるという理由
を説明する。

【００８５】本実施例のメモリ制御方法を実施する実施
装置においてノン・インターリーブ・アクセスを行う場
合、ノン・インターリーブ・アクセス領域１１２が「２
０００００ｈ」番地から「４ＦＦＦＦＦｈ」番地までで
あることから、４ＭバイトＳＩＭＭのバンクＢ１１０ｂ
に与えられるロウ・アドレスの第９ビットが「０」及び
第８ビットが「１」の組み合わせは存在しない。

【００８６】したがって、４ＭバイトＳＩＭＭのバンク
Ｂ１１０ｂに与えられるロウ・アドレスの第９ビットが
「０」及び第８ビットが「１」であるロウ・アドレス
を、４ＭバイトＳＩＭＭのバンクＢ１１０ｂへインター
リーブ・アクセスを行う場合のロウ・アドレスとして適
用する。

【００８７】ロウ・アドレスの第９ビットが「０」及び
第８ビットが「１」であるロウ・アドレスを、インター
リーブ・アクセスを行う場合のロウ・アドレスとして使
用することにより、インターリーブ・アクセス領域１１
１とノン・インターリーブ・アクセス領域１１２とで
は、４ＭバイトＳＩＭＭのバンクＢ１１０ｂにおいて異
なるロウ・アドレスが選択されるため、４ＭバイトＳＩ
ＭＭのバンクＢ１１０ｂ上でアドレスが重複することは
ない。

【００８８】以上説明した様に、本実施例のメモリ制御
方法及びその実施装置によれば、ローカルバス・アドレ
ス１０２と境界アドレス１０４を比較してインターリー
ブ・アクセスを行うかどうかを決定するので、異なるメ
モリ容量を持つバンク間でインターリーブ・アクセスを
行って情報記憶媒体１１０に高速にアクセスを行うこと
が可能である。

【００８９】また、本実施例のメモリ制御方法及びその
実施装置によれば、ノン・インターリーブ・アクセスで
使用しないロウ・アドレスをインターリーブ・アクセス
を行う場合のロウ・アドレスとして使用するので、異な
るメモリ容量の複数のバンクにおけるメモリ・アドレス
１０９の重複を防止することが可能である。

【００９０】（実施例２）以下に、本発明のメモリ制御
方法を実施する実施装置において、情報記憶媒体１１０
の複数のバンクを２つの１ＭバイトＳＩＭＭと１つの４
ＭバイトＳＩＭＭに変更した後、インターリーブ・アク
セスまたはノン・インターリーブ・アクセスを行う実施
例２のメモリ制御方法及びその実施装置について説明す
る。

【００９１】本実施例のメモリ制御方法を実施する実施
装置において、情報記憶媒体１１０の複数のバンクを２
つの１ＭバイトＳＩＭＭと１つの４ＭバイトＳＩＭＭに
変更した場合には、インターリーブ・アクセス領域１１
１及びノン・インターリーブ・アクセス領域１１２並び
にそれらの境界アドレス１０４を変更する。

【００９２】図６は、本実施例のメモリ制御方法を実施
する実施装置において、バンクＡ１１０ａに４Ｍバイト
ＳＩＭＭ、バンクＢ１１０ｂに１ＭバイトＳＩＭＭ及び
バンクＣ１１０ｃに１ＭバイトＳＩＭＭを用いた場合の
情報記憶媒体１１０のアドレス・マップを示す図であ
る。

【００９３】図６に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、４ＭバイトＳＩＭＭである
バンクＡ１１０ａの下位２Ｍバイトと１ＭバイトＳＩＭ
ＭであるバンクＢ１１０ｂと１ＭバイトＳＩＭＭである
バンクＣ１１０ｃとから成るインターリーブ・アクセス
領域１１１と、４ＭバイトＳＩＭＭであるバンクＡ１１
０ａの上位２Ｍバイトから成るノン・インターリーブ・
アクセス領域１１２を備えている。

【００９４】本実施例のメモリ制御方法及びその実施装
置では、図６に示す様に境界アドレス１０４が変更され
るので、前記の変更された境界アドレス１０４を境界ア
ドレス記憶部１０３に記憶しておく。

【００９５】ＣＰＵ１０１は、情報記憶媒体１１０にメ
モリ・アクセスを要求をすると共に、ｎビットのローカ
ルバス・アドレス１０２を出力し、また、境界アドレス
記憶部１０３には、あらかじめ記憶していたｎビットの
境界アドレス１０４をアドレス比較部１０５に出力す
る。

【００９６】ＣＰＵ１０１が出力したローカルバス・ア
ドレス１０２と境界アドレス記憶部１０３が出力した境
界アドレス１０４が、アドレス比較部１０５に入力され
ると、アドレス比較部１０５においてローカルバス・ア
ドレス１０２と境界アドレス１０４の大小が比較され
る。

【００９７】アドレス比較部１０５は、その比較結果を
比較結果信号１０６としてインターリーブ・アクセス制
御部１０７及びノン・インターリーブ・アクセス制御部
１０８に出力し、比較結果信号１０６により、インター
リーブ・アクセス制御部１０７あるいはノン・インター
リーブ・アクセス制御部１０８のうちの一方が選択され
て有効となり、他方が無効となる。

【００９８】すなわち、アドレス比較部１０５は、ロー
カルバス・アドレス１０２がインターリーブ・アクセス
領域１１１あるいはノン・インターリーブ・アクセス領
域１１２のうちのどちらの領域に含まれているかを判定
する。

【００９９】そして、その判定結果により、それぞれの
領域の対応するインターリーブ・アクセス制御部１０７
またはノン・インターリーブ・アクセス制御部１０８が
有効となり、したがって、境界アドレス１０４を境にし
て、異なるメモリ容量のバンク・メモリを用いて、イン
ターリーブ・アクセスが可能となる。

【０１００】以下に、本実施例のメモリ制御方法を実施
する実施装置において、異なるメモリ容量のバンクＡ１
１０ａ、バンクＢ１１０ｂ及びバンクＣ１１０ｃを使用
した場合のＣＰＵ１０１から出力されたローカルバス・
アドレス１０２のメモリ・アドレス１０９への割り当て
について説明する。

【０１０１】図７は、本実施例のメモリ制御方法を実施
する実施装置のＣＰＵ１０１が出力するローカルバス・
アドレス１０２の情報記憶媒体１１０のメモリ・アドレ
ス１０９への割り当ての一例を示した説明図である。

【０１０２】図７に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、１ＭバイトＳＩＭＭである
バンクＢ１１０ｂ及びバンクＣ１１０ｃにインターリー
ブ・アクセスを行う場合には、１ＭバイトＳＩＭＭのカ
ラム・アドレスの第０ビットから第８ビットに、ローカ
ルバス・アドレス・ビットＡ３からローカルバス・アド
レス・ビットＡ１１を供給し、１ＭバイトＳＩＭＭのロ
ウ・アドレスの第０ビットから第８ビットに、ローカル
バス・アドレス・ビットＡ１２からローカルバス・アド
レス・ビットＡ２０を供給している。

【０１０３】また、本実施例のメモリ制御方法を実施す
る実施装置では、４ＭバイトＳＩＭＭであるバンクＡ１
１０ａが１ＭバイトＳＩＭＭであるバンクＢ１１０ｂと
インターリーブ・アクセスを行う場合には、４Ｍバイト
ＳＩＭＭのカラム・アドレスの第０ビットから第８ビッ
トに、ローカルバス・アドレス・ビットＡ３からローカ
ルバス・アドレス・ビットＡ１１を供給し、４Ｍバイト
ＳＩＭＭのカラム・アドレスの第９ビットに、ローカル
バス・アドレス・ビットＡ２０を供給し、４ＭバイトＳ
ＩＭＭのロウ・アドレスの第０ビットから第７ビット
に、ローカルバス・アドレス・ビットＡ１２からローカ
ルバス・アドレス・ビットＡ１９を供給し、４Ｍバイト
ＳＩＭＭのロウ・アドレスの第８ビットに「０」を、第
９ビットに「１」を供給している。

【０１０４】また、本実施例のメモリ制御方法を実施す
る実施装置では、４ＭバイトＳＩＭＭであるバンクＡ１
１０ａが１ＭバイトＳＩＭＭであるバンクＣ１１０ｃと
インターリーブ・アクセスを行う場合には、４Ｍバイト
ＳＩＭＭのカラム・アドレスの第０ビットから第８ビッ
トに、ローカルバス・アドレス・ビットＡ３からローカ
ルバス・アドレス・ビットＡ１１を供給し、４Ｍバイト
ＳＩＭＭのカラム・アドレスの第９ビットに、ローカル
バス・アドレス・ビットＡ２０を供給し、４ＭバイトＳ
ＩＭＭのロウ・アドレスの第０ビットから第７ビット
に、ローカルバス・アドレス・ビットＡ１２からローカ
ルバス・アドレス・ビットＡ１９を供給し、４Ｍバイト
ＳＩＭＭのロウ・アドレスの第８ビットに「１」を、第
９ビットに「１」を供給している。

【０１０５】さらに、本実施例のメモリ制御方法を実施
する実施装置では、４ＭバイトＳＩＭＭであるバンクＡ
１１０ａにノン・インターリーブ・アクセスを行う場合
には、４ＭバイトＳＩＭＭのカラム・アドレスの第０ビ
ットから第８ビットに、ローカルバス・アドレス・ビッ
トＡ３からローカルバス・アドレス・ビットＡ１１を供
給し、４ＭバイトＳＩＭＭのカラム・アドレスの第９ビ
ットに、ローカルバス・アドレス・ビットＡ２を供給
し、４ＭバイトＳＩＭＭのロウ・アドレスの第０ビット
から第９ビットに、ローカルバス・アドレス・ビットＡ
１２からローカルバス・アドレス・ビットＡ２１を供給
している。

【０１０６】以下、図６及び図７を用いて、本実施例の
メモリ制御方法及びその実施装置における各バンクへの
メモリ・アドレス１０９の供給について述べる。

【０１０７】図６に示す様に、本実施例のメモリ制御方
法を実施する実施装置では、４ＭバイトＳＩＭＭである
バンクＡ１１０ａと、１ＭバイトＳＩＭＭであるバンク
Ｂ１１０ｂまたはバンクＣ１１０ｃとをインターリーブ
するため、４ＭバイトＳＩＭＭのバンクＡ１１０ａの２
Ｍバイト分の領域と１ＭバイトＳＩＭＭのバンクＢ１１
０ｂ及びバンクＣ１１０ｃの全領域をインターリーブ・
アクセス領域１１１とし、ローカルバス・アドレス１０
２の「０ｈ」番地から「３ＦＦＦＦＦｈ」番地までをイ
ンターリーブ・アクセス領域１１１としてメモリ空間の
下位に割り当てる。

【０１０８】また、４ＭバイトＳＩＭＭであるバンクＡ
１１０ａの、インターリーブ・アクセス領域１１１に指
定されていない２Ｍバイト分の領域は、ノン・インター
リーブ・アクセス領域１１２として、ローカルバス・ア
ドレス１０２の「４０００００ｈ」番地から「５ＦＦＦ
ＦＦｈ」番地までを割り当てる。

【０１０９】すなわち、本実施例のメモリ制御方法を実
施する実施装置において、前述のあらかじめ記憶された
境界アドレス記憶部１０３の境界アドレス１０４は、
「４０００００ｈ」番地である。

【０１１０】図７に示す様に、本実施例のメモリ制御方
法及びその実施装置において、１ＭバイトＳＩＭＭであ
るバンクＢ１１０ｂとバンクＣ１１０ｃには同じメモリ
・アドレスを割り付けてあるが、ロウ・アドレスをスト
ローブする信号を各バンクで別々に用意し、アクセス要
求された方のバンクのストローブ信号を有効にし、他方
を無効にすることで、同時に両バンクがアクセスされる
ことを防止している。

【０１１１】本実施例のメモリ制御方法を実施する実施
装置の１ＭバイトＳＩＭＭであるバンクＢ１１０ｂまた
はバンクＣ１１０ｃにおいてインターリーブ・アクセス
を行う場合には、図７に示す様に、ローカルバス・アド
レス・ビットＡ２０からローカルバス・アドレス・ビッ
トＡ３までを１ＭバイトＳＩＭＭのバンクＢ１１０ｂま
たはバンクＣ１１０ｃのロウ・アドレス及びカラム・ア
ドレスに与える。

【０１１２】また、図７に示す様に、本実施例のメモリ
制御方法を実施する実施装置の４ＭバイトＳＩＭＭであ
るバンクＡ１１０ａにおいてインターリーブ・アクセス
を行う場合には、１ＭバイトＳＩＭＭのバンクＢ１１０
ｂ及びバンクＣ１１０ｃと同様、ローカルバス・アドレ
ス・ビットＡ２０からローカルバス・アドレス・ビット
Ａ３までを４ＭバイトＳＩＭＭのバンクＡ１１０ａのロ
ウ・アドレス及びカラム・アドレスに与え、ノン・イン
ターリーブ・アクセスを行う場合には、ローカルバス・
アドレス・ビットＡ２１からローカルバス・アドレス・
ビットＡ２までを４ＭバイトＳＩＭＭのバンクＡ１１０
ａのロウ・アドレス及びカラム・アドレスに与える。

【０１１３】ただし、図７に示す様に、本実施例のメモ
リ制御方法を実施する実施装置において、４ＭバイトＳ
ＩＭＭであるバンクＡ１１０ａが１ＭバイトＳＩＭＭで
あるバンクＢ１１０ｂとインターリーブ・アクセスを行
う場合には、４ＭバイトＳＩＭＭであるバンクＡ１１０
ａのロウ・アドレスの第９ビットに「１」、ロウ・アド
レスの第８ビットに「０」を与え、４ＭバイトＳＩＭＭ
であるバンクＡ１１０ａが１ＭバイトＳＩＭＭであるバ
ンクＣ１１０ｃとインターリーブ・アクセスを行う場合
には、４ＭバイトＳＩＭＭであるバンクＡ１１０ａのロ
ウ・アドレスの第９ビットに「１」、ロウ・アドレスの
第８ビットに「１」を与え、ノン・インターリーブ・ア
クセスを行う場合には、４ＭバイトＳＩＭＭであるバン
クＡ１１０ａのロウ・アドレスの第９ビットにローカル
バス・アドレス・ビットＡ２１、第８ビットにローカル
バス・アドレス・ビットＡ２０を与える。

【０１１４】前記の様に、本実施例のメモリ制御方法を
実施する実施装置においてインターリーブ・アクセスを
行う場合に、４ＭバイトＳＩＭＭのバンクＡ１１０ａと
１ＭバイトＳＩＭＭのバンクＢ１１０ｂ及びバンクＣ１
１０ｃに与えるメモリ・アドレス１０９の第９ビット及
び第８ビットに供給するローカルバス・アドレス・ビッ
トは、バンクＡ１１０ａと、バンクＢ１１０ｂ及びバン
クＣ１１０ｃとで異なっている。

【０１１５】また、本実施例のメモリ制御方法を実施す
る実施装置において、メモリ・アドレス１０９の第０ビ
ットに供給するローカルバス・アドレス・ビットＡ３
は、インターリーブ・アクセスを行うために、バンクＡ
１１０ａとバンクＢ１１０ｂまたはバンクＣ１１０ｃと
で別々に供給され、インターリーブ・アクセスを行う２
つのバンクで異なるタイミングとなる。

【０１１６】以下に、本実施例のメモリ制御方法を実施
する実施装置においてインターリーブ・アクセスを行う
場合に、４ＭバイトＳＩＭＭのロウ・アドレスの第９ビ
ットに「１」及び第８ビットに「０」、或いは、第９ビ
ットに「１」及び第８ビットに「１」を与えるという理
由を説明する。

【０１１７】本実施例のメモリ制御方法を実施する実施
装置においてノン・インターリーブ・アクセスを行う場
合、ノン・インターリーブ・アクセス領域１１２が「４
０００００ｈ」番地から「５ＦＦＦＦＦｈ」番地までで
あることから、４ＭバイトＳＩＭＭのバンクＡ１１０ａ
に与えられるロウ・アドレスの第９ビットが「１」及び
第８ビットが「０」の組み合わせと、第９ビットが
「１」及び第８ビットが「１」の組み合わせは存在しな
い。

【０１１８】したがって、４ＭバイトＳＩＭＭのバンク
Ａ１１０ａに与えられるロウ・アドレスの第９ビットが
「１」及び第８ビットが「０」であるロウ・アドレス
を、４ＭバイトＳＩＭＭのバンクＡ１１０ａ及び１Ｍバ
イトＳＩＭＭのバンクＢ１１０ｂにインターリーブ・ア
クセスを行う場合のロウ・アドレスとして適用し、４Ｍ
バイトＳＩＭＭのバンクＡ１１０ａに与えられるロウ・
アドレスの第９ビットが「１」及び第８ビットが「１」
であるロウ・アドレスを、４ＭバイトＳＩＭＭのバンク
Ａ１１０ａ及び１ＭバイトＳＩＭＭのバンクＣ１１０ｃ
にインターリーブ・アクセスを行う場合のロウ・アドレ
スとして適用する。

【０１１９】ロウ・アドレスの第９ビットが「１」及び
第８ビットが「０」であるロウ・アドレス並びにロウ・
アドレスの第９ビットが「１」及び第８ビットが「１」
であるロウ・アドレスをインターリーブ・アクセスを行
う場合のロウ・アドレスとして使用することにより、イ
ンターリーブ・アクセス領域１１１とノン・インターリ
ーブ・アクセス領域１１２とでは、４ＭバイトＳＩＭＭ
のバンクＡ１１０ａにおいて異なるロウ・アドレスが選
択されるため、４ＭバイトＳＩＭＭのバンクＡ１１０ａ
上でアドレスが重複することはない。

【０１２０】以上説明した様に、本実施例のメモリ制御
方法及びその実施装置によれば、ローカルバス・アドレ
ス１０２と境界アドレス１０４を比較してインターリー
ブ・アクセスを行うかどうかを決定するので、異なるメ
モリ容量を持つバンク間でインターリーブ・アクセスを
行って情報記憶媒体１１０に高速にアクセスを行うこと
が可能である。

【０１２１】また、本実施例のメモリ制御方法及びその
実施装置によれば、ノン・インターリーブ・アクセスで
使用しないロウ・アドレスをインターリーブ・アクセス
を行う場合のロウ・アドレスとして使用するので、異な
るメモリ容量の複数のバンクにおけるメモリ・アドレス
１０９の重複を防止することが可能である。

【０１２２】また、本実施例のメモリ制御方法及びその
実施装置によれば、インターリーブ・アクセス領域１１
１及びノン・インターリーブ・アクセス領域１１２を変
更したときにそれらの境界アドレス１０４を変更するの
で、情報記憶媒体１１０を構成する複数のバンクのメモ
リ容量を任意に変更した場合に、異なるメモリ容量の複
数のバンクでインターリーブ・アクセスを行ってメモリ
・アクセスを高速化することが可能である。

【０１２３】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。

【０１２４】たとえば、本実施例のメモリ制御方法及び
その実施装置では、異なるメモリ容量の複数のバンクと
して、１ＭバイトＳＩＭＭと４ＭバイトＳＩＭＭを用い
た場合を例示したが、異なるメモリ容量の複数のバンク
として、４ＭバイトＳＩＭＭと８ＭバイトＳＩＭＭとの
組み合わせ等、他のメモリ容量のメモリを用いても良
い。

【０１２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１２６】すなわち、ローカルバス・アドレスと境界
アドレスを比較してインターリーブ・アクセスを行うか
どうかを決定するので、異なるメモリ容量を持つバンク
間でインターリーブ・アクセスを行って情報記憶媒体に
高速にアクセスを行うことが可能である。

【０１２７】また、インターリーブ・アクセス領域及び
ノン・インターリーブ・アクセス領域を変更したときに
それらの境界アドレスを変更するので、情報記憶媒体を
構成する複数のバンクのメモリ容量を任意に変更した場
合に、異なるメモリ容量の複数のバンクでインターリー
ブ・アクセスを行ってメモリ・アクセスを高速化するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明のメモリ制御方法を実施する実施装置の
概略構成を示す図である。

【図２】実施例１のメモリ制御方法を実施する実施装置
のアドレス比較部の論理回路の概要を示す図である。

【図３】実施例１のメモリ制御方法を実施する実施装置
のアドレス比較部の論理回路の動作を示す図である。

【図４】実施例１のメモリ制御方法を実施する実施装置
において１ＭバイトＳＩＭＭ及び４ＭバイトＳＩＭＭを
用いた場合のアドレス・マップを示す図である。

【図５】実施例１のメモリ制御方法を実施する実施装置
のローカルバス・アドレスのメモリ・アドレスへの割り
当ての一例を示した説明図である。

【図６】実施例２のメモリ制御方法を実施する実施装置
において１つの４ＭバイトＳＩＭＭと２つの１Ｍバイト
ＳＩＭＭを用いた場合のアドレス・マップを示す図であ
る。

【図７】実施例２のメモリ制御方法を実施する実施装置
のローカルバス・アドレスのメモリ・アドレスへの割り
当ての一例を示した説明図である。

【符号の説明】

１０１…中央処理装置（ＣＰＵ）、１０２…ローカルバ
ス・アドレス、１０３…境界アドレス記憶部、１０４…
境界アドレス、１０５…アドレス比較部、１０６…比較
結果信号、１０７…インターリーブ・アクセス制御部、
１０８…ノン・インターリーブ・アクセス制御部、１０
９…メモリ・アドレス、１１０…情報記憶媒体、１１０
ａ…バンクＡ、１１０ｂ…バンクＢ、１１０ｃ…バンク
Ｃ、１１１…インターリーブ・アクセス領域、１１２…
ノン・インターリーブ・アクセス領域、２０１…ビット
比較手段、２０２…ＥＸ−ＯＲ出力信号、２０３…ビッ
ト比較結果信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者長島賢一神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】異なるメモリ容量の複数のバンクを備え
る情報記憶媒体にインターリーブ・アクセスまたはノン
・インターリーブ・アクセスを行うメモリ制御方法であ
って、前記の異なるメモリ容量の複数のバンクを備える情報記
憶媒体に、インターリーブ・アクセスを行うインターリ
ーブ・アクセス領域と、インターリーブ・アクセスを行
わないノン・インターリーブ・アクセス領域とを設定
し、前記インターリーブ・アクセス領域と前記ノン・イ
ンターリーブ・アクセス領域との境界を示す境界アドレ
スと前記情報記憶媒体へアクセスするローカルバス・ア
ドレスとを比較し、前記比較結果により、前記ローカル
バス・アドレスが前記インターリーブ・アクセス領域に
ある場合にはインターリーブ・アクセスを行い、前記ロ
ーカルバス・アドレスが前記ノン・インターリーブ・ア
クセス領域にある場合にはノン・インターリーブ・アク
セスを行うことを特徴とするメモリ制御方法。
【請求項２】異なるメモリ容量の複数のバンクを備え
る情報記憶媒体にインターリーブ・アクセスまたはノン
・インターリーブ・アクセスを行うメモリ制御装置であ
って、前記の異なるメモリ容量の複数のバンクを備える情報記
憶媒体に、前記複数のバンクの特定のメモリ領域から成
るインターリーブ・アクセス領域と、前記インターリー
ブ・アクセス領域以外のノン・インターリーブ・アクセ
ス領域とを有し、前記インターリーブ・アクセス領域と前記ノン・インタ
ーリーブ・アクセス領域との境界を示す境界アドレスを
記憶する境界アドレス記憶部と、前記境界アドレスと前
記情報記憶媒体へアクセスするローカルバス・アドレス
とを比較するアドレス比較部と、前記アドレス比較部の
比較結果により、前記ローカルバス・アドレスが前記イ
ンターリーブ・アクセス領域にある場合にインターリー
ブ・アクセスを行うインターリーブ・アクセス制御部
と、前記ローカルバス・アドレスが前記ノン・インター
リーブ・アクセス領域にある場合にノン・インターリー
ブ・アクセスを行うノン・インターリーブ・アクセス制
御部を備えることを特徴とするメモリ制御装置。
【請求項３】前記情報記憶媒体を構成する複数のバン
クのメモリ容量を変更した場合に、前記情報記憶媒体の
インターリーブ・アクセス領域及びノン・インターリー
ブ・アクセス領域と、前記境界アドレス記憶部に記憶す
る境界アドレスとを変更し、前記情報記憶媒体の変更さ
れた異なるメモリ容量の複数のバンクにインターリーブ
・アクセスまたはノン・インターリーブ・アクセスを行
うことを特徴とする請求項２に記載されたメモリ制御装
置。