JP4569921B2 - 省電力メモリアクセス制御装置 - Google Patents

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Description

本発明は、メモリへのアクセス制御装置およびアクセス制御方法に関するものである。
ＳＤＲＡＭはクロックに同期してデータを連続アクセス可能なメモリである。同一ロウ内のデータについては連続アクセス可能だが、異なるロウへのアクセスを行う場合には、プリチャージ、アクティブコマンドの発行などのレイテンシ（遅延）が発生する。
ＳＤＲＡＭは内部が複数のバンクから構成されており、あるバンクにアクセス中に異なるバンクへのプリチャージ、アクティブコマンドの発行が可能であることから、異なるバンクへのアクセスが連続するようにメモリアクセスを行うマルチバンクオペレーションが行われている。
従来のメモリアクセス方法としては、メモリインタリーブと呼ばれる方式がこのマルチバンクオペレーションで実現されている。同一マスタがアクセスする場合、マルチバンクオペレーションによって連続アクセスデータが複数のバンクにまたがってメモリ上に保持されることになり、高速なメモリアクセスが可能になる（図１）。例えば、特許文献１では、画像のマクロブロックごとにバンクを切り替え、メモリアクセスを高速化し、画像処理の高速化を図っている。
一方、ここ数年で、モバイルＳＤＲＡＭと呼ばれる携帯機器向けに省電力モードを備えたメモリが使用され始めている。モバイルＳＤＲＡＭの詳細は例えばＳａｍｓｕｎｇ社のデータシートを参照のこと。
モバイルＳＤＲＡＭの省電力モードのひとつに、ＰＡＳＲ（Ｐａｒｔｉａｌ Ａｒｒａｙ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）がある（図２参照）。これは特定バンク内の全部もしくは一部のみセルフリフレッシュを行うことでリフレッシュ電流を削減し省電力を実現するものである。
特開平０８−０５５０６０号公報
携帯端末の高性能化、省電力化により、この前記従来技術を両立させることが必須であると考えられる。しかしながら、前記従来構成を組み合わせると、メモリインタリーブを使用したメモリアクセスを行っているときにモバイルＳＤＲＡＭの省電力モード時に移行した場合、リフレッシュを行なわないバンクおよび領域にもアクセスしたいデータが存在するため、省電力モードで使用する領域にデータを退避させなくてはならず、電力を要し、時間的なオーバヘッドの発生が避けられなかった（図３）。
本発明は、前記従来の課題を解決するものであり、通常時のメモリアクセス性能を落とさず、省電力モードへの高速な移行を可能とした省電力メモリアクセス装置、およびメモリアクセス方法を提供することを目的とする。
前記従来の課題を解決するために、本発明の省電力メモリアクセス制御装置は、モバイルＳＤＲＡＭの省電力モード使用時にセルフリフレッシュを行うバンクに少なくともインタリーブアクセスを行わないノンインタリーブ領域を有するようにメモリにアクセスする制御を行う仕組みを有し、通常モード時はインタリーブアクセスを行う領域と、ノンインタリーブアクセスを行う領域に分けてメモリにアクセスする制御を行う仕組みを有する。本発明によって、データを退避させることなく容易に省電力モードに移行することができる。
本発明のメモリアクセス装置によれば、通常モード時のメモリアクセス性能を落とすことなく、高速に省電力モードへ移行することができる。
以下本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図５に示す省電力制御部２の省電力モードをＣＰＵが読み取ることにより、ＣＰＵ１は省電力モード時に非アクティブになるメモリ領域がわかる。その情報をもとにＣＰＵ１は、ノンインタリーブアクセス領域とインタリーブアクセス領域の境界となるアドレスを境界アドレスレジスタ７に設定する。
例えば図７に示すように、４つのバンクからなる８ＭＢｙｔｅのメモリの場合、メモリアドレスは０ｘ００００＿００００〜０ｘ００８０＿００００である。省電力モードが１／４アレイｓｅｌｆ−ｒｅｆｒｅｓｈの場合、先頭から２ＭＢｙｔｅの０ｘ００００＿００００〜０ｘ００２０＿００００が省電力モード時に有効になるメモリ領域であり、境界アドレスレジスタ７には０ｘ００２０＿００００がセットされる（バンク０のみ省電力モード時有効）。
また、ＣＰＵ１は、インタリーブアクセスする際のバンク切り替え長カウンタ８のＢｙｔｅ数をセットする。この場合はバースト長である「１６」がセットされる。
さらに、インタリーブアクセス時に使用するバンクおよび複数バンク使用の場合はバンクの順番を決定するインタリーブ用バンクイネーブルレジスタ９を設定する（この場合はＢａｎｋ１−３を使用し、１→２→３の順番にアクセスするよう設定）。また、データ種別レジスタ１０に省電力モード時に使用するデータを示すフラグを立てる。
以上により、メモリコントローラ部３において、画像データをバースト長１６Ｂｙｔｅごとに省電力モード時に非アクティブになるメモリ領域のＢａｎｋ１−３へアクセスするような設定が行われる。
一方、省電力モード時にも使用するプログラムについては、Ｂａｎｋ０におくようにアクセス制御が行われる。
次に、メモリコントローラ部３の内部において行われるアドレス変換について説明する。
省電力モード時に使用するプログラムなどの場合は、ノンインタリーブアクセス領域にアクセスすることが必要である。まず、アドレス比較部１１において、アドレスバス６のアドレス１４と境界アドレスレジスタ７の値を比較し、境界アドレスレジスタ７の値のほうが大きい場合は、アドレス変換する必要がなくそのままアドレス１４がノンインタリーブアクセスアドレス１６へ送られる。逆に、アドレス１４のほうが、境界アドレスレジスタ７の値より大きいときは、省電力モード時にアクティブな領域のアドレスへ変換が行われ、アドレス変換テーブル１３に変換前後のアドレス情報を格納し、ノンインタリーブアクセスアドレスへ変換後のアドレスが出力される。
一方、画像データなどの省電力モード時に使用しないデータの場合は、インタリーブアクセス領域にアクセスすることが必要である。アクセスの際には、ＣＰＵ１は、バンクの切り替え長をバンクビット切り替え長カウンタ８にセットし、使用するバンクおよび複数バンクを使用する場合はバンクの使用順をインタリーブ用バンクイネーブルレジスタ９に設定し、データ種別設定レジスタ１０に省電力モード時に使用するデータを表すフラグをたてる。次に、アドレス比較部１１にて、境界アドレスレジスタ７に設定されたアドレスがアドレスバスより入力されたアドレス１４より小さいならば、インタリーブ領域にアクセスすることになるので、アドレス変換をする必要がないため、そのまま、インタリーブアクセスアドレス１７に出力される。
逆にアドレス１４が境界アドレスレジスタ７に設定されたアドレスより小さい場合は、アドレス変換イネーブル信号１５がイネーブルになり、アドレス変換部１２においてアドレス変換される。またアドレス変換テーブル１３に変換前後のアドレス、バンク切り替え長、使用バンクなどの情報が格納され、変換されたアドレスはインタリーブアクセスアドレス１６に出力されメモリインタフェース４に送られる。
アドレス変換部１２についての動作内容を説明する。
画像データのようにインタリーブアクセスが必要なデータについては、アドレス変換イネーブル信号１５がアクティブの場合、インタリーブ用バンクイネーブルレジスタ９を参照して、アドレス１４のバンクビット７を書き換える。この時、バンクビット切り替え長カウンタ８を１Ｂｙｔｅメモリアクセスするごとにカウントアップしていく。カウントが切り替え長と等しくなったらメモリコントローラ部３は次のインタリーブ用バンクにバンクビットを設定し、バンクビット切り替えカウンタをリセットする。
なお、この場合図７のようなアクセス以外にも１つのバンクのみあるいは２つ以上の複数のバンクにアクセスするような制御を行わせてもよい。また、複数のバンクアクセスの場合、どのバンクを使用してもよいし、データをおくバンクの順番はどのようにおいてもよい。
また図８に示すように１／８アレイｓｅｌｆ−ｒｅｆｒｅｓｈの場合は、Ｂａｎｋ０−３の４つのバンクを使用したメモリアクセスをすることも可能である。なお、４つすべてを使用しなくても、１つのバンクのみを使用する、あるいは２つ以上の複数のバンクを使用するような制御を行わせてもよい。また、複数のバンクアクセスの場合、どのバンクを使用してもよいし、データをおくバンクの順番はどのようにおいてもよい。
本発明の省電力メモリアクセス制御装置は、モバイルＳＤＲＡＭを有する、携帯電話、ＰＤＡといった携帯端末などのメモリ制御装置として有用である。
バンクインタリーブを用いたメモリアクセスを示す図 ＰＡＳＲ（Ｐａｒｔｉａｌ Ａｒｒａｙ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）を示す図 従来の方法（省電力モード移行時のデータ退避）を示す図 通常モードと省電力モードのイメージ図 本装置の内容を示す図 メモリコントローラ部構成を示す図 メモリコントローラ部の第１のメモリアクセス方法を示す図 メモリコントローラ部の第２のメモリアクセス方法を示す図
符号の説明
１ ＣＰＵ
２ 省電力制御部
３ メモリコントローラ部
４ メモリインタフェース
５ メモリ
６ アドレスバス
７ 境界アドレスレジスタ
８ バンクビット切り替え長カウンタ
９ インタリーブ用バンクイネーブルレジスタ
１０ データ種別設定レジスタ
１１ アドレス比較部
１２ アドレス変換部
１３ アドレス変換テーブル
１４ アドレス
１５ アドレス変換イネーブル信号
１６ ノンインタリーブアクセスアドレス
１７ インタリーブアクセスアドレス

Claims (6)

  1. 記憶装置の省電力モード時にセルフリフレッシュを行うバンクおよびバンクの一部に少なくともノンインタリーブアクセス制御を行うことができる仕組みを有し、通常モード時において、省電力モード時にセルフリフレッシュを行う領域にノンインタリーブアクセスを行い、セルフリフレッシュを行わない領域にインタリーブアクセスを行うようなメモリアクセスをする制御を行う仕組みを有する省電力メモリアクセス制御装置。
  2. 通常モード時と省電力モード時とによりメモリアクセス制御装置のインタリーブ領域へのアクセスと、ノンインタリーブ領域へのアクセスを切り替える請求項１の省電力メモリアクセス制御装置。
  3. 通常モード時において、入力データの種類により、前記インタリーブアクセスと前記ノンインタリーブアクセスとを切り替える仕組みを有する請求項１記載の省電力メモリアクセス制御装置。
  4. 請求項１記載の省電力メモリアクセス制御装置を内部に具備するシステムＬＳＩ。
  5. 請求項１記載の省電力メモリアクセス制御装置を具備する携帯端末。
  6. 請求項１記載の省電力メモリアクセス制御装置を具備する画像処理装置。
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