JPH0148570B2 - - Google Patents
Info
- Publication number
- JPH0148570B2 JPH0148570B2 JP20219883A JP20219883A JPH0148570B2 JP H0148570 B2 JPH0148570 B2 JP H0148570B2 JP 20219883 A JP20219883 A JP 20219883A JP 20219883 A JP20219883 A JP 20219883A JP H0148570 B2 JPH0148570 B2 JP H0148570B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- memory card
- capacity
- card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 7
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101150003814 MCD1 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100035189 GPI ethanolamine phosphate transferase 1 Human genes 0.000 description 1
- 101001093751 Homo sapiens GPI ethanolamine phosphate transferase 1 Proteins 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は任意の容量のメモリカードを複数枚使
用してアクセスタイムをより早く、且つメモリカ
ードの実装順序を任意にできるメモリカード割付
方式に関する。
用してアクセスタイムをより早く、且つメモリカ
ードの実装順序を任意にできるメモリカード割付
方式に関する。
(2) 技術の背景
任意の容量のメモリカード複数枚で構成される
メモリシテムで割付アドレスを設定するとき、人
手で行うとするとその手間がかかり、ミスをなく
するために、メモリ空間への割付を自動的にでき
ることが望ましい。
メモリシテムで割付アドレスを設定するとき、人
手で行うとするとその手間がかかり、ミスをなく
するために、メモリ空間への割付を自動的にでき
ることが望ましい。
(3) 従来技術と問題点
そのような割付の従来手段は問題が多かつた。
第１図は従来例の１つを示し、メモリカード
MCD１〜MCD４がアドレスバスADB、データ
バスDTBと共通接続され、データの書込み、読
み取りを行う。各メモリカードMCDにはメモリ
ユニツトMUT、メモリ容量設定手段MCS、加算
回路AD、大小比較回路CPなどを具備している。
割付下限アドレス印加端子LLAのうち当初のメ
モリカードMCD１の端子には、全“０”を印加
し、大小比較回路CPのＸ入力とする。自己のメ
モリ容量を設定手段MCSから加算回路ADに入力
し、加算回路ADの他方の入力LLAの信号はこの
場合“０”のためカードMCD１の容量が隣接す
る下位カードMCD２の下限アドレスとなつて、
大小比較回路などに印加される。図示しない中央
処理装置からアドレスバスADBを介して送られ
たアドレス「Ａ」が 割付下限アドレスＡ Ａ＜割付下限アドレス＋実装容量 を満足するメモリカードがアクセスされる。それ
はアドレスの上位ビツトＹ入力が大小比較回路
CPにおいてＸ入力と比較され、ＹＸであつて、
且つ隣接下位カードからのＹ＜Ｘの信号を受取り
両者のアンド演算ができた時、メモリユニツト
MUTに対するセレクト信号が“Ｈ”となるから
である。この構成では大小比較回路CPの動作遅
延時間が大きく、またアンド演算も時間を要する
ためアクセスタイムは遅くなつた。
第１図は従来例の１つを示し、メモリカード
MCD１〜MCD４がアドレスバスADB、データ
バスDTBと共通接続され、データの書込み、読
み取りを行う。各メモリカードMCDにはメモリ
ユニツトMUT、メモリ容量設定手段MCS、加算
回路AD、大小比較回路CPなどを具備している。
割付下限アドレス印加端子LLAのうち当初のメ
モリカードMCD１の端子には、全“０”を印加
し、大小比較回路CPのＸ入力とする。自己のメ
モリ容量を設定手段MCSから加算回路ADに入力
し、加算回路ADの他方の入力LLAの信号はこの
場合“０”のためカードMCD１の容量が隣接す
る下位カードMCD２の下限アドレスとなつて、
大小比較回路などに印加される。図示しない中央
処理装置からアドレスバスADBを介して送られ
たアドレス「Ａ」が 割付下限アドレスＡ Ａ＜割付下限アドレス＋実装容量 を満足するメモリカードがアクセスされる。それ
はアドレスの上位ビツトＹ入力が大小比較回路
CPにおいてＸ入力と比較され、ＹＸであつて、
且つ隣接下位カードからのＹ＜Ｘの信号を受取り
両者のアンド演算ができた時、メモリユニツト
MUTに対するセレクト信号が“Ｈ”となるから
である。この構成では大小比較回路CPの動作遅
延時間が大きく、またアンド演算も時間を要する
ためアクセスタイムは遅くなつた。
第２図も従来例の１つで、第１図の大小比較回
路CPを一致比較回路CMPに取替えた場合を示し
ている。一致比較回路CMPは例えば排他的論理
和回路で構成する。このときはカードセレクト信
号を得るときのアンド演算が必要なく、且つ大小
比較回路よりも一致比較回路の方が動作遅延時間
が短かいためアクセスタイムは早くなるが、反面
割付下限アドレスは必ずメモリカードの容量の整
数倍である必要があり、実装のとき容量の大きい
メモリカードから順に実装して行く必要があつ
た。そのため実装が終つた後、既に実装済みのカ
ードより大きい容量のカードを追加する場合には
メモリカードの入れ換えを要した。従来アドレス
指定に12ビツトを要し、一致比較回路に４ビツト
を使用しているとき、メモリユニツトMUTの容
量が大となつたため、アドレス指定に14ビツトを
要する時は、一致比較回路CMPでは２ビツトの
み使うこととなり、二重選択の危険もでてきた。
路CPを一致比較回路CMPに取替えた場合を示し
ている。一致比較回路CMPは例えば排他的論理
和回路で構成する。このときはカードセレクト信
号を得るときのアンド演算が必要なく、且つ大小
比較回路よりも一致比較回路の方が動作遅延時間
が短かいためアクセスタイムは早くなるが、反面
割付下限アドレスは必ずメモリカードの容量の整
数倍である必要があり、実装のとき容量の大きい
メモリカードから順に実装して行く必要があつ
た。そのため実装が終つた後、既に実装済みのカ
ードより大きい容量のカードを追加する場合には
メモリカードの入れ換えを要した。従来アドレス
指定に12ビツトを要し、一致比較回路に４ビツト
を使用しているとき、メモリユニツトMUTの容
量が大となつたため、アドレス指定に14ビツトを
要する時は、一致比較回路CMPでは２ビツトの
み使うこととなり、二重選択の危険もでてきた。
(4) 発明の目的
本発明の目的は前述の欠点を改善し、アクセス
タイムをできるだけ早く、且つメモリカードの実
装順を任意にできるメモリカードの割付方式を提
供することにある。
タイムをできるだけ早く、且つメモリカードの実
装順を任意にできるメモリカードの割付方式を提
供することにある。
(5) 発明の構成
前述の目的を達成するための本発明の構成は、
任意の容量のメモリカード複数枚で構成し、付与
されたアドレスにより各メモリのアドレスを自動
的にメモリ空間に割付けるメモリカード割付方式
において、各メモリカードには割付下限アドレス
を設定するレジスタと、付与されたアドレスと該
設定レジスタのアドレスとの一致比較回路とを設
け、メモリカード割付のとき、中央処理装置は各
メモリカードの容量を判断し、容量の大きい順
に、各メモリカードのレジスタに割付下限アドレ
スを設定し、前記メモリカードを選択する時に
は、前記アドレス一致比較回路によりアドレス一
致を検出して選択することである。
任意の容量のメモリカード複数枚で構成し、付与
されたアドレスにより各メモリのアドレスを自動
的にメモリ空間に割付けるメモリカード割付方式
において、各メモリカードには割付下限アドレス
を設定するレジスタと、付与されたアドレスと該
設定レジスタのアドレスとの一致比較回路とを設
け、メモリカード割付のとき、中央処理装置は各
メモリカードの容量を判断し、容量の大きい順
に、各メモリカードのレジスタに割付下限アドレ
スを設定し、前記メモリカードを選択する時に
は、前記アドレス一致比較回路によりアドレス一
致を検出して選択することである。
(6) 発明の実施例
第３図は本発明の一実施例を示す構成図で、第
１図・第２図と同一符号は同様のものを示し、
CNSはカード番号設定手段、AMCはアクセスモ
ード制御回路、LLA−RGは割付下限アドレスを
設定するレジスタ、MPXはマルチプレクサを示
している。アクセスモード制御回路AMCに設定
されるモードは、通常のメモリ読取モード・メモ
リ書込みモードの外に、実装容量読取モード及び
割付下限アドレス設定レジスタ書込みモードがあ
る。中央処理装置はこれらアクセスモードをアク
セスモードバスAMBを介して設定することによ
り各メモリカードの実装容量値を読取つたり、レ
ジスタに値を設定する。中央処理装置は当初は各
メモリカードの容量を総て読取り、それから容量
の大きかつたカードから順に設定値を計算して、
メモリ空間に割付て行く。
１図・第２図と同一符号は同様のものを示し、
CNSはカード番号設定手段、AMCはアクセスモ
ード制御回路、LLA−RGは割付下限アドレスを
設定するレジスタ、MPXはマルチプレクサを示
している。アクセスモード制御回路AMCに設定
されるモードは、通常のメモリ読取モード・メモ
リ書込みモードの外に、実装容量読取モード及び
割付下限アドレス設定レジスタ書込みモードがあ
る。中央処理装置はこれらアクセスモードをアク
セスモードバスAMBを介して設定することによ
り各メモリカードの実装容量値を読取つたり、レ
ジスタに値を設定する。中央処理装置は当初は各
メモリカードの容量を総て読取り、それから容量
の大きかつたカードから順に設定値を計算して、
メモリ空間に割付て行く。
具体例として３枚のメモリカードで構成される
として、 メモリカード＃１の容量が256kバイト ＃２ 1Mバイト ＃３ 512kバイト のとき、第４図Ａに示すようにメモリカードが配
置されているとする。メモリカード＃２の容量が
最大であると判るから、中央処理装置はメモリカ
ード＃２を選択し、そのアクセスモード制御回路
AMCを、割付下限アドレス設定レジスタ書込み
モードとして設定レジスタLLA−RGに“０”を
設定する。次の大きさの容量を有するメモリカー
ド＃３について同様にレジスタを“1Mバイト”
とし、更に容量の最も小さいメモリカード＃１に
“（1M＋512k）バイト”を設定する。したがつて
実装最大容量は（1M＋512k＋256k）バイトであ
る。第４図Ｂは設定されたメモリ空間を示す図で
ある。なお、前述の実装容量を読取るとき及び割
付下限アドレス設定レジスタ書込みのとき、メモ
リカードの番号を指定して選択するには、アドレ
スの一部をカードアドレスとして使用し、カード
番号設定手段CNSで予め設定されていた値と、
カードアドレスとを一致比較回路CMPの一方で
比較し、一致したカードについてアクセスモード
制御回路AMCが起動されて選択できる。
として、 メモリカード＃１の容量が256kバイト ＃２ 1Mバイト ＃３ 512kバイト のとき、第４図Ａに示すようにメモリカードが配
置されているとする。メモリカード＃２の容量が
最大であると判るから、中央処理装置はメモリカ
ード＃２を選択し、そのアクセスモード制御回路
AMCを、割付下限アドレス設定レジスタ書込み
モードとして設定レジスタLLA−RGに“０”を
設定する。次の大きさの容量を有するメモリカー
ド＃３について同様にレジスタを“1Mバイト”
とし、更に容量の最も小さいメモリカード＃１に
“（1M＋512k）バイト”を設定する。したがつて
実装最大容量は（1M＋512k＋256k）バイトであ
る。第４図Ｂは設定されたメモリ空間を示す図で
ある。なお、前述の実装容量を読取るとき及び割
付下限アドレス設定レジスタ書込みのとき、メモ
リカードの番号を指定して選択するには、アドレ
スの一部をカードアドレスとして使用し、カード
番号設定手段CNSで予め設定されていた値と、
カードアドレスとを一致比較回路CMPの一方で
比較し、一致したカードについてアクセスモード
制御回路AMCが起動されて選択できる。
(7) 発明の効果
このようにして本発明によると、メモリカード
の使用開始前に各メモリカードの容量を認識して
順次に割付けを行うから、格別入手を介して行う
必要がなく、スムースにできる。そして実際に使
用するときは一致比較回路の動作でアクセスされ
るから、アクセスタイムが早くできる効果を有す
る。また、一旦実装した後他のメモリカードを追
加するときは、容量に対応する割付をやり直すこ
とで良く、機械的な配列を変えないから処理がや
り易い。
の使用開始前に各メモリカードの容量を認識して
順次に割付けを行うから、格別入手を介して行う
必要がなく、スムースにできる。そして実際に使
用するときは一致比較回路の動作でアクセスされ
るから、アクセスタイムが早くできる効果を有す
る。また、一旦実装した後他のメモリカードを追
加するときは、容量に対応する割付をやり直すこ
とで良く、機械的な配列を変えないから処理がや
り易い。
第１図・第２図は従来のメモリカード割付を説
明する図、第３図は本発明の一実施例を示す構成
図、第４図は第３図によるメモリカード配設を説
明する図である。 MCD……メモリカード、ADB……アドレスバ
ス、DTB……データバス、AMB……アクセスモ
ードバス、CNS……カード番号設定手段、AMC
……アクセスモード制御回路、LLA−RG……割
付下限アドレス設定レジスタ。
明する図、第３図は本発明の一実施例を示す構成
図、第４図は第３図によるメモリカード配設を説
明する図である。 MCD……メモリカード、ADB……アドレスバ
ス、DTB……データバス、AMB……アクセスモ
ードバス、CNS……カード番号設定手段、AMC
……アクセスモード制御回路、LLA−RG……割
付下限アドレス設定レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 任意の容量のメモリカード複数枚で構成し、
付与されたアドレスにより各メモリのアドレスを
自動的にメモリ空間に割付けるメモリカード割付
方式において、 各メモリカードには割付下限アドレスを設定す
るレジスタと、付与されたアドレスと該設定レジ
スタのアドレスとの一致比較回路とを設け、 メモリカード割付のとき、中央処理装置は各メ
モリカードの容量を判断し、容量の大きい順序
に、各メモリカードのレジスタに割付下限アドレ
スを設定し、 前記メモリカードを選択する時には、前記アド
レス一致比較回路によりアドレス一致を検出して
選択すること、 を特徴とするメモリカード割付方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20219883A JPS6095649A (ja) | 1983-10-28 | 1983-10-28 | メモリカ−ド割付方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20219883A JPS6095649A (ja) | 1983-10-28 | 1983-10-28 | メモリカ−ド割付方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095649A JPS6095649A (ja) | 1985-05-29 |
| JPH0148570B2 true JPH0148570B2 (ja) | 1989-10-19 |
Family
ID=16453589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20219883A Granted JPS6095649A (ja) | 1983-10-28 | 1983-10-28 | メモリカ−ド割付方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095649A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827758B2 (ja) * | 1986-05-30 | 1996-03-21 | 富士通株式会社 | メモリ・システム |
| JPS63211448A (ja) * | 1987-02-27 | 1988-09-02 | Sanyo Electric Co Ltd | メモリカ−トリツジ |
| JPS6444559A (en) * | 1987-08-12 | 1989-02-16 | Fujitsu Ltd | Automatic setting system for memory constitution |
| JPH023841A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| JPH02123640U (ja) * | 1989-03-16 | 1990-10-11 | ||
| US6820148B1 (en) * | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
-
1983
- 1983-10-28 JP JP20219883A patent/JPS6095649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095649A (ja) | 1985-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |