JPS59172185A - メモリ選択方式 - Google Patents
メモリ選択方式Info
- Publication number
- JPS59172185A JPS59172185A JP4741483A JP4741483A JPS59172185A JP S59172185 A JPS59172185 A JP S59172185A JP 4741483 A JP4741483 A JP 4741483A JP 4741483 A JP4741483 A JP 4741483A JP S59172185 A JPS59172185 A JP S59172185A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- shift register
- memory card
- address
- element group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、異なるメモリ容量を持つ複数のメモリカード
から成るメモリ装置において、各メモリカード毎に備え
たメモリ選択手段によυ各メモリカード内の素子群を選
択する方式に関する。
から成るメモリ装置において、各メモリカード毎に備え
たメモリ選択手段によυ各メモリカード内の素子群を選
択する方式に関する。
（２）従来技術と問題点
従来、複数の異なる容量をもつメモリカードを組み合わ
せて連続するアドレス空間をもつメモリシステムを構成
する場合、そのアドレス割付は方式として主に次の２つ
の方式が用いられている。
せて連続するアドレス空間をもつメモリシステムを構成
する場合、そのアドレス割付は方式として主に次の２つ
の方式が用いられている。
■ 中央処理装置もしくはメモリ管理装置が各メモリの
容量からアドレスデコード情報を作り、それをもとにア
ドレスをデコードして対応するメモリカード内のメモリ
素子群を選択する。
容量からアドレスデコード情報を作り、それをもとにア
ドレスをデコードして対応するメモリカード内のメモリ
素子群を選択する。
■各メモリカード内の各素子群のスタートアドレスを生
成する手段をもち、アクセス時に送出されたアドレスと
前記スタートアドレスを比較し、一致したメモリ素子群
が選択される。
成する手段をもち、アクセス時に送出されたアドレスと
前記スタートアドレスを比較し、一致したメモリ素子群
が選択される。
■の方法では各メモリの容量をあらかじめ中央処理装置
もしくはメモリ管理装置にスイッチなどによシセットし
なければならず、あるメモリカードを容量の異なる他の
メモリカードに差し換えるたびにセットし直さなければ
ならない。また各メモリカードにセレクト信号を送出す
るための信号線が必要であり、システムのセットアツプ
及びコストの点で問題がある。
もしくはメモリ管理装置にスイッチなどによシセットし
なければならず、あるメモリカードを容量の異なる他の
メモリカードに差し換えるたびにセットし直さなければ
ならない。また各メモリカードにセレクト信号を送出す
るための信号線が必要であり、システムのセットアツプ
及びコストの点で問題がある。
■の方法は、各メモリカードのメモリ素子群ごとに、そ
のスタートアドレスを生成する手段及び送出されたアド
レスとの比較手段が必要であり、そのための回路がメモ
リ内の多くのスペースを占め、メモリ素子自体の実装容
量は必然的に小さくなるなどの欠点をもつ。
のスタートアドレスを生成する手段及び送出されたアド
レスとの比較手段が必要であり、そのための回路がメモ
リ内の多くのスペースを占め、メモリ素子自体の実装容
量は必然的に小さくなるなどの欠点をもつ。
（３）発明の目的
本発明は前記欠点を解消し、異表るメモリ容量のメモリ
カードからなるメモリシステムのアドレス割付けを速や
かに、かつ少ないハードウェアで実現する方式を提供す
ることを目的とする。
カードからなるメモリシステムのアドレス割付けを速や
かに、かつ少ないハードウェアで実現する方式を提供す
ることを目的とする。
（４）発明の構成
該目的は異なるメモリ容量からなる複数のメモリカード
よ多構成されるメモリシステムにおいて、各メモリカー
ドに該メモリ容量に比例したビット数のシフトレジスタ
を備え、各シフトレジスタの出力は次段のメモリカード
のシフトレジスタの入力となるとともに、該シフトレジ
スタの値を記憶する読み書き可能な記憶素子をメモリカ
ード毎に具備し、初期設定時に各メモリカードのメモリ
素子群を選択するためのアドレスデコード情報を該シフ
トレジスタの値を当該記憶素子に書き込むととによシ生
成し、メモリアクセス時、該生成されたアドレスデコー
ド情報を読み出すことによシメモリ素子群を選択するこ
とを特徴とするメモリ選択方式によシ達成される。
よ多構成されるメモリシステムにおいて、各メモリカー
ドに該メモリ容量に比例したビット数のシフトレジスタ
を備え、各シフトレジスタの出力は次段のメモリカード
のシフトレジスタの入力となるとともに、該シフトレジ
スタの値を記憶する読み書き可能な記憶素子をメモリカ
ード毎に具備し、初期設定時に各メモリカードのメモリ
素子群を選択するためのアドレスデコード情報を該シフ
トレジスタの値を当該記憶素子に書き込むととによシ生
成し、メモリアクセス時、該生成されたアドレスデコー
ド情報を読み出すことによシメモリ素子群を選択するこ
とを特徴とするメモリ選択方式によシ達成される。
（５）発明の実施例
以下図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の一実施例を示す全体ブロック図である
。
。
図において、１〜３は高速ＲＡＭ、４はメモリカード１
．５はメモリカード２．６はメモリカード３．７はシフ
トレジスタ１（３ビツト）、８はシフトレジスタ２（４
ビツト）、９はシフトレジスタ３（１ビツト）、ＵＯＩ
〜Ｕ２１は６４ＫＷのメモリ素子、Ｕ０２〜Ｕ３２は６
４ＫＷのメモリ素３− 子、ＵＯ３〜Ｕ３３は１６ＫＷのメモリ素子、ＡＯ〜Ａ
１９はアドレス（中央処理装置から送信される）、Ｄｏ
（１”Ｄｏ３は高速ＲＡＭの出力端子、Ｄ１０〜Ｄｉ３
は高速ＲＡＭの入力端子、ＷＥはライトイネーブル端子
である。
．５はメモリカード２．６はメモリカード３．７はシフ
トレジスタ１（３ビツト）、８はシフトレジスタ２（４
ビツト）、９はシフトレジスタ３（１ビツト）、ＵＯＩ
〜Ｕ２１は６４ＫＷのメモリ素子、Ｕ０２〜Ｕ３２は６
４ＫＷのメモリ素３− 子、ＵＯ３〜Ｕ３３は１６ＫＷのメモリ素子、ＡＯ〜Ａ
１９はアドレス（中央処理装置から送信される）、Ｄｏ
（１”Ｄｏ３は高速ＲＡＭの出力端子、Ｄ１０〜Ｄｉ３
は高速ＲＡＭの入力端子、ＷＥはライトイネーブル端子
である。
第２図は本発明の一実施例を示すシフトレジスタとアド
レスの動作の関係を示す図である。
レスの動作の関係を示す図である。
図において、２１はシフトレジスタ１の３ビツトの状態
を示す０２２はシフトレジスタ２０３ビツトの状態を示
す。２３はシフトレジスタ３の１ビツトの状態を示す。
を示す０２２はシフトレジスタ２０３ビツトの状態を示
す。２３はシフトレジスタ３の１ビツトの状態を示す。
本発明は各メモリカードにその実装容量に対応するシフ
トレジスタ及びアドレスデコード情報を保持する読み書
き可能な記憶手段（高速ＲＡＭ）を設け、初期状態にお
いて、シフトレジスタによ）アドレスデコード情報を書
き込み、メモリアクセス時に前記アドレスデコード情報
を読み出して対応するメモリ素子群を選択する０メそり
システムは６４ＫｂｉｔＸ１の素子から成る６４ＫＷの
素子群３コをもつメモリカード４．６４ＫｂｉｔＸ １
の素４− 子から成る６４ＫＷの素子群４コをもつメモリカード５
、及び１６ＫｂｉｔＸ１の素子から成る１６ＫＷの素子
群４コをもつメモリカード６によ多構成されている。
トレジスタ及びアドレスデコード情報を保持する読み書
き可能な記憶手段（高速ＲＡＭ）を設け、初期状態にお
いて、シフトレジスタによ）アドレスデコード情報を書
き込み、メモリアクセス時に前記アドレスデコード情報
を読み出して対応するメモリ素子群を選択する０メそり
システムは６４ＫｂｉｔＸ１の素子から成る６４ＫＷの
素子群３コをもつメモリカード４．６４ＫｂｉｔＸ １
の素４− 子から成る６４ＫＷの素子群４コをもつメモリカード５
、及び１６ＫｂｉｔＸ１の素子から成る１６ＫＷの素子
群４コをもつメモリカード６によ多構成されている。
各メモリカードにはその容量に対応したシフトレジスタ
が設けられている。すなわちメモリカード４には３ｂｉ
ｔのシフトレジスタ１７、メモリカード５には４ ｂｉ
ｔのシフトレジスタ２８、メモリカード６には１ｂｉｔ
のシフトレジスタ３９が第１図のように互いに直列に接
続されている。
が設けられている。すなわちメモリカード４には３ｂｉ
ｔのシフトレジスタ１７、メモリカード５には４ ｂｉ
ｔのシフトレジスタ２８、メモリカード６には１ｂｉｔ
のシフトレジスタ３９が第１図のように互いに直列に接
続されている。
中央処理装置からはアドレスＡＯ−Ａ１９が送出され、
ＡＯ−Ａ３によシ各メモリカードの６４ＫＷ単位の素子
群を選択する。なお、１６ＫｂｉｔＸ１の素子から成ル
１６ＫＷノＵｉ３ （ｉ ： ０〜３ ）素子群の選択
はＡ４．Ａ５によシ行なわれる。ＡＯ−Ａ３のデコード
情報は各メモリカードの高速ＲＡＭＩ。
ＡＯ−Ａ３によシ各メモリカードの６４ＫＷ単位の素子
群を選択する。なお、１６ＫｂｉｔＸ１の素子から成ル
１６ＫＷノＵｉ３ （ｉ ： ０〜３ ）素子群の選択
はＡ４．Ａ５によシ行なわれる。ＡＯ−Ａ３のデコード
情報は各メモリカードの高速ＲＡＭＩ。
２．３に記憶される。
メモリカード４．５．６はメモリスロット０，１゜２、
・・・の順に連続的に増設できるものとする。
・・・の順に連続的に増設できるものとする。
システムの初期状態において、各メモリカード内の高速
ＲＡＭには下記のようにしてアドレスデコード情報が書
き込まれる。
ＲＡＭには下記のようにしてアドレスデコード情報が書
き込まれる。
■ アドレスＡＯ−Ａ３を全て“０”にする。同時にメ
モリカード４のシフトレジスタ７のビット＃０に′１”
をセットし、他のビット及び他のメモリカードのシフト
レジスタには全て＠０＃をセットする。
モリカード４のシフトレジスタ７のビット＃０に′１”
をセットし、他のビット及び他のメモリカードのシフト
レジスタには全て＠０＃をセットする。
■ 各メモリカードのシフトレジスタ７、８．９の値を
各高速ＲＡＭＩ、２．３に同時に書き込む。
各高速ＲＡＭＩ、２．３に同時に書き込む。
（各高速ＲＡＭのアドレス入力端子にはＡＯ〜Ａ３が割
付けられている） ■ 各シフトレジスタを１ビツト右にシフトする。シフ
トレジスタ１のビット＃０には以後＠Ｏｍが詰められる
。同時にアドレスＡＯ〜Ａ３が＋１される。（ＡＯ〜Ａ
３＝Ｂｖ０００１ｖ）■ ■と同様 ■ 以後、同様にシフトレジスタを１ビツト右にシフト
すると同時にアドレスＡＯ〜Ａ３が＋１され、この時の
シフトレジスタの値が高速ＲＡＭに書き込まれる動作が
繰シ返される。第２図ｉこの様子を示す。
付けられている） ■ 各シフトレジスタを１ビツト右にシフトする。シフ
トレジスタ１のビット＃０には以後＠Ｏｍが詰められる
。同時にアドレスＡＯ〜Ａ３が＋１される。（ＡＯ〜Ａ
３＝Ｂｖ０００１ｖ）■ ■と同様 ■ 以後、同様にシフトレジスタを１ビツト右にシフト
すると同時にアドレスＡＯ〜Ａ３が＋１され、この時の
シフトレジスタの値が高速ＲＡＭに書き込まれる動作が
繰シ返される。第２図ｉこの様子を示す。
ここで、ＡＯ−Ａ３が全て１＃の時動作が終了し、シフ
トロックが止まる。
トロックが止まる。
以上のようなアドレスデコード情報の書き込みを行なう
ととによ〕、メモリアクセス時、送出されたアドレスの
ＡＯ〜Ａ３によシ各高速ＲＡＭの出力端子Ｄｏｇ、 Ｄ
ｏｌ、 Ｄｏ２．・・・から各メモリ素子群のうちの唯
一つをセレクトする情報が出力される。
ととによ〕、メモリアクセス時、送出されたアドレスの
ＡＯ〜Ａ３によシ各高速ＲＡＭの出力端子Ｄｏｇ、 Ｄ
ｏｌ、 Ｄｏ２．・・・から各メモリ素子群のうちの唯
一つをセレクトする情報が出力される。
例ｔハＡＯ〜Ａ ３ ＝ Ｂ”０１０１”（７）時、メ
モリカート５の高速ＲＡＭ２のデータ出力端子Ｄｏ２か
らはゴが出力され、他の端子及び他のカードの高速ＲＡ
Ｍの出力端子からはすべて０＃が出力され、これにより
メモリカード５のメモリ素子群Ｕ２２がセレクトされた
ことがわかる。
モリカート５の高速ＲＡＭ２のデータ出力端子Ｄｏ２か
らはゴが出力され、他の端子及び他のカードの高速ＲＡ
Ｍの出力端子からはすべて０＃が出力され、これにより
メモリカード５のメモリ素子群Ｕ２２がセレクトされた
ことがわかる。
以上のように、この例では６４ＫＷを単位として異なる
容量をもつメモリカードに対するアドレス割付けを効率
よく行なうことができる。さらにメモリカードを増設し
た場合も、またすでにあるメモリカードを他の容量をも
つメモリカードに差し換えた場合でも全く同じようにし
てアドレスプアー コード情報を生成することができる。
容量をもつメモリカードに対するアドレス割付けを効率
よく行なうことができる。さらにメモリカードを増設し
た場合も、またすでにあるメモリカードを他の容量をも
つメモリカードに差し換えた場合でも全く同じようにし
てアドレスプアー コード情報を生成することができる。
本実施例ではアドレスデコード記憶素子として１６Ｘ４
ｂｉｔの高速ＲＡＭを用いたが、これに限るものではな
い。また各メモリカードの数、容量。
ｂｉｔの高速ＲＡＭを用いたが、これに限るものではな
い。また各メモリカードの数、容量。
メモリ素子群の単位、アドレス線の本数などもこれに限
るものではない。また″０″、”１″の論理が逆でもよ
い。
るものではない。また″０″、”１″の論理が逆でもよ
い。
（６）発明の詳細
な説明した様に、本発明によれば、シフトレジスタと読
み書き可能な記憶素子という少ないハードウェアをメモ
リ毎に備えることにより、異なる容量のメモリカードか
ら成るメモリシステムのアドレス割付を迅速にかつ効率
よく行なうととができる。
み書き可能な記憶素子という少ないハードウェアをメモ
リ毎に備えることにより、異なる容量のメモリカードか
ら成るメモリシステムのアドレス割付を迅速にかつ効率
よく行なうととができる。
第１図は本発明の一実施例を示す全体ブロック図である
。 第２図は本発明の一実施例を示すシフトレジスタとアド
レスの動作の関係を示す図である。 記号の説明、１〜３は高速ＲＡＭ、４はメモリ８− カード１．５はメモリカード２．６はメモリカード３．
７はシフトレジスタ１（３ビツト）、８はシフトレジス
タ２（３ビツト）、９はシフトレジスタ３（１ビツト）
、ＵＯＩ〜Ｕ２１は６４ＫＷのメモリ素子、ＵＯ２〜Ｕ
３２は６４ＫＷのメモリ素子、Ｕ０３〜Ｕ３３は１６Ｋ
Ｗのメモリ素子、ＡＯ〜Ａ１９はアドレス（中央処理装
置から送信される）、Ｄｏ Ｏ＝Ｄｏ ３は高速ＲＡＭ
の出力端子、ＤｉＯ〜Ｄｉ３は高速ＲＡＭの入力端子。
。 第２図は本発明の一実施例を示すシフトレジスタとアド
レスの動作の関係を示す図である。 記号の説明、１〜３は高速ＲＡＭ、４はメモリ８− カード１．５はメモリカード２．６はメモリカード３．
７はシフトレジスタ１（３ビツト）、８はシフトレジス
タ２（３ビツト）、９はシフトレジスタ３（１ビツト）
、ＵＯＩ〜Ｕ２１は６４ＫＷのメモリ素子、ＵＯ２〜Ｕ
３２は６４ＫＷのメモリ素子、Ｕ０３〜Ｕ３３は１６Ｋ
Ｗのメモリ素子、ＡＯ〜Ａ１９はアドレス（中央処理装
置から送信される）、Ｄｏ Ｏ＝Ｄｏ ３は高速ＲＡＭ
の出力端子、ＤｉＯ〜Ｄｉ３は高速ＲＡＭの入力端子。
Claims (1)
- 異なるメモリ容量からなる複数のメモリカードよ多構成
されるメモリシステムにおいて、各メモリカードに該メ
モリ容量に比例したビット数のシフトレジスタを備え、
各シフトレジスタの出力は次段のメモリカードのシフト
レジスタの入力となるとともに、該シフトレジスタの値
を記憶する読み書き可能な記憶素子をメモリカード毎に
具備し、初期設定時に各メモリカードのメモリ素子群を
選択するためのアドレスデコード情報を、該シフトレジ
スタの値を当該記憶素子に書き込むことにより生成し、
メモリアクセス時、該生成されたアドレスデコード情報
を読み出すことによ）メモリ素子群を選択することを特
徴とするメモリ選択方式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4741483A JPS59172185A (ja) | 1983-03-22 | 1983-03-22 | メモリ選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4741483A JPS59172185A (ja) | 1983-03-22 | 1983-03-22 | メモリ選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172185A true JPS59172185A (ja) | 1984-09-28 |
Family
ID=12774480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4741483A Pending JPS59172185A (ja) | 1983-03-22 | 1983-03-22 | メモリ選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124689A (ja) * | 1985-11-25 | 1987-06-05 | Nec Corp | プログラマブルチツプセレクト信号発生回路 |
| JPH0394354A (ja) * | 1989-09-07 | 1991-04-19 | Canon Inc | Ｉｃカード |
-
1983
- 1983-03-22 JP JP4741483A patent/JPS59172185A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124689A (ja) * | 1985-11-25 | 1987-06-05 | Nec Corp | プログラマブルチツプセレクト信号発生回路 |
| JPH0394354A (ja) * | 1989-09-07 | 1991-04-19 | Canon Inc | Ｉｃカード |
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