KR100215903B1 - 메모리의리드/라이트회로 - Google Patents

메모리의리드/라이트회로 Download PDF

Info

Publication number
KR100215903B1
KR100215903B1 KR1019950048596A KR19950048596A KR100215903B1 KR 100215903 B1 KR100215903 B1 KR 100215903B1 KR 1019950048596 A KR1019950048596 A KR 1019950048596A KR 19950048596 A KR19950048596 A KR 19950048596A KR 100215903 B1 KR100215903 B1 KR 100215903B1
Authority
KR
South Korea
Prior art keywords
memory
data
address
read
storage area
Prior art date
Application number
KR1019950048596A
Other languages
English (en)
Other versions
KR970051199A (ko
Inventor
김태훈
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019950048596A priority Critical patent/KR100215903B1/ko
Publication of KR970051199A publication Critical patent/KR970051199A/ko
Application granted granted Critical
Publication of KR100215903B1 publication Critical patent/KR100215903B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

본 발명은 램(RAM)에 데이타를 리드(Read)및 라이트(write)할 시 램메모리의 여유공간을 효율적으로 활용할 수 있도록 한 메모리의 리드/라이트회로에 관한 것으로, 프로그램 카운트 값을 받아서 지정 번지값과 그에 1을 더한 번지값을 출력하는 디코더와, 입력되는 특정 비트의 데이터를 선택 신호에 의해 상기 디코더의 지정 번지값에 대한 홀수번지 및 짝수번지로 분리 선택하고 선택된 번지의 상위 비트 저장 영역 또는 하위 비트 저장 영역에 데이터를 입력 또는 출력하는 버스 선택부와, 리드 및 라이트 제어신호에 의해 상기 버스 선택부에서 분리 선택된 특정 비트 데이터를 저장하거나 내보내는 메모리로 구성되어 데이타의 전송속도를 향상시키고 메모리의 효율을 향상시키는 효과가 있다.

Description

메모리의 리드/라이트회로
제 1 도는 종래 기술에 따른 메모리의 리드/라이트회로를 나타낸 구성도
제 2 도는 본 발명에 따른 메모리의 리드/라이트회롤를 나타낸 구성도
* 도면의 주요부분에 대한 부호의 설명
1a : 디코더 2a : 메모리
3 : 버스선
본 발명은 메모리회로에 관한 것으로서, 특히 각 번지에 해당하는 저장 공간을 상위 비트 저장 영역과 하위 비트 저장 영역으로 등분하여 각각 데이터의 쓰기 및 읽기가 가능하도록 하여 RAM (Random Access Memory) 메모리를 효율적으로 활용할 수 있도록 한 메모리의 리드/라이트회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 메모리의 리드/라이트회로를 설명하면 다음과 같다.
제 1 도는 종래 기술에 따른 메모리의 리드/라이트회로를 나타낸 구성도로써, 프로그램 카운트(PC)값을 디코딩하여 지정 주소값을 출력하는 디코더(Decoder)(1)와, 리드 및 라이트 제어신호에 의해 상기 디코더(1)에서 출력된 지정주소값에 대응되도록 데이타를 입/출력시키는 메모리(2)로 이루어진다.
상기와 같이 구성된 종래 기술에 따른 동작은 먼저 디코더(1)가 프로그램 계수기(program counter)로부터 저장할 PC값 0, 1을 받아들이고 특정 디코딩 방법으로 해독하여 각 지정 어드레스값을 상기 메모리(2)에 지정하면 이 메모리(2)는 제어블록으로 부터 라이트(write)제어신호를 받아들여 상기 각 지정 어드레스에 외부로부터 입력된 특정 비트 크기의 데이터 예를들면, 8비트 데이타를 저장한다.
이때, 상기 메모리(2)는 각각의 번지당 32비트의 데이타를 저장할 수 있다.
그리고 상기 메모리(2)에 저장된 8비트 데이타를 외부로 내보내는 경우는 디코더(1)가 프로그램 계수기로 부터 내보낼 PC값 0, 1을 받아들이고 특정 디코딩 방법으로 해독하여 각 지정 어드레스값을 상기 메모리(2)에 지정하면 이 메모리(2)는 제어블록으로 부터 리드(read)제어신호를 받아들여 상기 각 지정 어드레스에 대응되는 8비트 데이타를 외부로 출력한다.
여기서, 저장되는 데이터의 크기에 관계없이 첫 번째 입력 데이터가 00번지에 저장되면, 다음번째의 데이터는 01번지에 저장하고, 그 다음번째의 데이터는 02번지에 저장하는 방식으로 순차적으로 어드레스 값을 증가시켜 데이터를 저장한다.
즉, 번지당 32 비트 크기의 데이터 저장 영역을 갖고 있음에도 8비트 데이터가 입력되면 지정 번지의 저장 영역에 8비트의 데이터를 저장하고 그 다음번째의 데이터는 다음 번지의 저장 영역에 저장하게 되므로 처음 번지에 해당하는 24비트 크기의 저장 영역이 사용되지 못한다.
상술한 바와같은 종래 기술에 따른 메모리의 리드/라이트회로는 각 번지당 32비트의 데이타를 저장할 수 있는 메모리의 해당번지에 입력 데이터가 저장되면 다음 입력 데이터의 저장은 무조건 다음 번지의 저장 영역으로 할당되므로 32비트보다 작은 크기의 데이터가 저장되어 생기는 해당번지의 여유공간을 전혀 활용할 수 없다.
이는 메모리의 효율적 사용을 막는다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 각 번지에 해당하는 저장 공간을 상위 비트 저장 영역과 하위 비트 저장 영역으로 등분하여 각각 데이터의 쓰기 및 읽기가 가능하도록하여 메모리를 효율적으로 활용할 수 있도록 한 메모리의 리드/라이트 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 메모리의 리드/라이트회로는 프로그램 카운트 값을 받아서 지정 번지값과 그에 1을 더한 번지값을 출력하는 디코더와, 입력되는 특정 비트의 데이터를 선택 신호에 의해 상기 디코더의 지정 번지값에 대한 홀수번지 및 짝수번지로 분리 선택하고 선택된 번지의 상위 비트 저장 영역 또는 하위 비트 저장 영역에 데이터를 입력 또는 출력하는 버스 선택부와, 리드 및 라이트 제어신호에 의해 상기 버스 선택부에서 분리 선택된 특정 비트 데이터를 저장하거나 내보내는 메모리를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 메모리의 리드/라이트회로를 설명하면 다음과 같다.
제 2 도는 본 발명에 따른 메모리의 리드/라이트회로를 나타낸 구성도로써, 프로그램 카운트(PC)값을 해독하여 지정주소(번지)값과 이에 1를 더한 값을 출력하는 디코도(1a)와, 각각의 번지에 해당하는 메모리 공간이 상위비트 저장 영역과 하위비트 저장영역의 2등분되고 리드 및 라이트 제어신호에 의해 상기 디코더(1a)의 지정주소값들에 해당한 데이타를 입/출력시키는 메모리(2a)와, 선택신호에 의해 상기 메모리(2a)에 있는 홀수번지 또는 짝수번지 및 상위16비트 또는 하위 16비트의 데이타를 선택하여 입/출력하는 버스선택부(3)로 이루어진다.
상기와 같은 본 발명에 따른 동작은 먼저 디코더(1a)가 프로그램 계수기로부터 저장한 PC값 2를 받아들이고, 특정 디코딩 방법으로 해독하여 지정주소값 2, 3를 메모리(2a)에 지정한다.
이때, 버스선택부(3)는 선택신호에 의해 입력되는 32비트 데이타가 상기 메모리(2a)에 짝수번지의 하위비트와 홀수번지의 상위비트로 분리되도록 선택한다.(이경우는 짝수번지의 상위비트에 이미 다른 데이터가 저장된 경우일때이다.)
그러면 라이트 제어신호에 의해 상기 메모리(2a)의 2번지의 하위비트에 16비트 데이타가 저장되고 3번지의 상위비트에 16비트 데이타가 저장된다.
한편, 디코더(1a)가 프로그램 계수기로 부터 PC값 2 2 3
이때, 상기 버스선택부(3)는 선택신호에 의해 상기 메모리(2a)에 분리되어 저장된 2번지의 하위 16비트 데이타와 3번지의 상위 16비트 데이타를 선택한다.
즉, 버스선택부(3)는 메모리(2a)의 상위 비트 저장 영역 또는 하위 비트 저장 영역을 선택하는 기능을 갖는다.
그러면 상기 메모리(2a)에 저장된 각각의 16비트 데이타가 버스선택부(3)에서 32비트의 데이타로 합쳐져 외부로 출력된다.
이렇게 하여 상기 메모리(2a)의 각 번지당 32비트 저장영역을 선택적으로 활용가능하다.
이와 같은 본 발명에 따른 메모리의 리드/라이트 회로는 번지당 특정 비트(n)크기의 저장 공간을 갖는 메모리를 상위 비트 저장 영역(n/2), 하위 비트 저장 영역(n/2)으로 나누어 n/2 비트 이상의 크기를 갖는 데이터가 입력되는 경우, 지정된 해당 번지 및 지정된 해당 번지값에 1을 증가시킨 번지의 저장 영역에 걸쳐 데이터를 저장하는 것에 관한 것이다.
예를들어, 16비트 이하의 크기를 갖는 데이터가 00번지의 상위비트 저장 영역에 입력 저장되면, 다음 번째의 데이터는 00번지의 하위비트 저장영역에 입력 저장된다.
그리고 16비트 이상의 크기를 갖는 데이터가 입력되면 00번지에 n/2 비트 크기의 저장 공간이 있다면 그 번지에 입력 데이터 일부를 저장하고 나머지 데이터를 그 다음 번지의 저장 공간에 저장한다.
상술한 바와같은 본 발명에 따른 메모리의 리드/라이트 회로는 메모리의 미사용 공간이 발생하는 것을 줄여 메모리를 효률적으로 운용하므로써 데이타의 전송속도를 향상시키고 메모리의 효율을 향상시키는 효과가 있다.

Claims (1)

  1. 프로그램 카운트 값을 받아서 지정 번지값과 그에 1을 더한 번지 값을 출력하는 디코더와, 입력되는 특정 비트의 데이터를 선택 신호에 의해 상기 디코더의 지정번지값에 대한 홀수번지 및 짝수번지로 분리 선택하고 선택된 번지의 상위 비트 저장 영역 또는 하위 비트 저장 영역에 데이터를 입력 또는 출력하는 버스 선택부와, 리드 및 라이트 제어신호에 의해 상기 버스 선택부에서 분리 선택된 특정 비트 데이터를 저장하거나 내보내는 메모리로 이루어짐을 특징으로 하는 메모리의 리드/라이트 회로.
KR1019950048596A 1995-12-12 1995-12-12 메모리의리드/라이트회로 KR100215903B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950048596A KR100215903B1 (ko) 1995-12-12 1995-12-12 메모리의리드/라이트회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950048596A KR100215903B1 (ko) 1995-12-12 1995-12-12 메모리의리드/라이트회로

Publications (2)

Publication Number Publication Date
KR970051199A KR970051199A (ko) 1997-07-29
KR100215903B1 true KR100215903B1 (ko) 1999-08-16

Family

ID=19439187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950048596A KR100215903B1 (ko) 1995-12-12 1995-12-12 메모리의리드/라이트회로

Country Status (1)

Country Link
KR (1) KR100215903B1 (ko)

Also Published As

Publication number Publication date
KR970051199A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
US5371864A (en) Apparatus for concurrent multiple instruction decode in variable length instruction set computer
US4660181A (en) Memory system
EP0473275B1 (en) Memory control unit and memory unit
US5574880A (en) Mechanism for performing wrap-around reads during split-wordline reads
EP0372841A3 (en) Arrangement for and method of locating ROM in computer memory space
US4800535A (en) Interleaved memory addressing system and method using a parity signal
GB1468783A (en) Memory systems
EP0200440A2 (en) Electronic circuit for connecting a processor to a high-capacity memory
US20040153623A1 (en) Vector indexed memory unit and method
GB1288728A (ko)
US4918586A (en) Extended memory device with instruction read from first control store containing information for accessing second control store
US4754435A (en) Semiconductor device having a memory circuit
CA2012318C (en) Microprocessor system having an extended address space
US5577221A (en) Method and device for expanding ROM capacity
EP0217479A2 (en) Information processing unit
KR100215903B1 (ko) 메모리의리드/라이트회로
US4089051A (en) Alternative direct and indirect addressing
US4574347A (en) Data processing apparatus for performing high-speed arithmetic operations
JPH0795269B2 (ja) 命令コードのデコード装置
US5805521A (en) DRAM memory system
US6502179B2 (en) Method and apparatus for compactly storing instruction codes
KR940003632B1 (ko) 마이크로 프로세서의 액세스 메모리 영역 확장 회로 및 방법
US20030009642A1 (en) Data storing circuit and data processing apparatus
US5566131A (en) Memory circuit for display apparatus
JPS5758280A (en) Method for making memory address

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E801 Decision on dismissal of amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee