JPS62124689A - プログラマブルチツプセレクト信号発生回路 - Google Patents
プログラマブルチツプセレクト信号発生回路Info
- Publication number
- JPS62124689A JPS62124689A JP60265772A JP26577285A JPS62124689A JP S62124689 A JPS62124689 A JP S62124689A JP 60265772 A JP60265772 A JP 60265772A JP 26577285 A JP26577285 A JP 26577285A JP S62124689 A JPS62124689 A JP S62124689A
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- JP
- Japan
- Prior art keywords
- ram
- tri
- signal
- state buffer
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステムに使用されるチ
ップセレクト信号発生回路に関する。
ップセレクト信号発生回路に関する。
従来、この種のチップセレクト信号発生回路は、複数の
ゲート、あるいはデコーダによりアドレスバスをデコー
ドし、任意のアドレスでチップセレクト信号を発生させ
ていた。
ゲート、あるいはデコーダによりアドレスバスをデコー
ドし、任意のアドレスでチップセレクト信号を発生させ
ていた。
上述した従来のチップセレクト発生回路は、アドレスを
細かくデコードしたい場合、非常に回路が大規模なもの
になってしまう場合があり、またＩｌｏが割りつけられ
るアドレスマツプが変更されると回路も変更しなければ
ならず、全く汎用性がないという欠点がある。
細かくデコードしたい場合、非常に回路が大規模なもの
になってしまう場合があり、またＩｌｏが割りつけられ
るアドレスマツプが変更されると回路も変更しなければ
ならず、全く汎用性がないという欠点がある。
本発明のプログラマブルチップセレクト信号発生回路は
、データバスに接続された第１のトライステートバッフ
ァと、アドレスバスと第１のトライステートバッファに
接続され、ＣＰＵが動作し始めると、システムのＩ／Ｏ
のアドレスマップに応じたデータが書込まれるＲＡＭと
、ＲＡＭの出力データ線に接続され、チップセレクト信
号を出力する第２のトライスラートバッファと、ＲＡＭ
を書込み可能にする書込み制御信号をクロック信号とし
、ＲＡＭへデータが書込まれていき最後のデータが書込
まれるときに論理が反転する第１のトライステートバッ
ファを経たデータバスの所定の１本の信号を入力信号と
し、ＣＰＵ最後のデータが書込まれるときデータ設定が
終了したことを示す、第１のトライステートバッファを
経たデータバスの所定の１本の信号により、第１のトラ
イステートバッファをイネーブル、第２のトライステー
トバッファをディセーブル、かつＲＡＭ書込が動作し始
めるとき第１の論理レベルにあって第１のトライステー
トバッファをイネーブル、第２のトライステートバッフ
ァをディセーブルにし、ＲＡＭへ最後のデータが書込ま
れるときに論理が反転して第２の論理レベルになり、第
１のトライステートバッファをディセーブル、第２のト
ライステートバッファをイネーブルにする信号を出力す
るフリップフロップと、書込み制御信号とフリップフロ
ップの出力信号を人力し、該出力信号が第１の論理レベ
ルにあるとき書込み制御信号をＲＡＭに出力し、該出力
信号が第２の論理レベルにあるとき書込み制御信号をＲ
ＡＭに出力しないゲート回路とを有している。
、データバスに接続された第１のトライステートバッフ
ァと、アドレスバスと第１のトライステートバッファに
接続され、ＣＰＵが動作し始めると、システムのＩ／Ｏ
のアドレスマップに応じたデータが書込まれるＲＡＭと
、ＲＡＭの出力データ線に接続され、チップセレクト信
号を出力する第２のトライスラートバッファと、ＲＡＭ
を書込み可能にする書込み制御信号をクロック信号とし
、ＲＡＭへデータが書込まれていき最後のデータが書込
まれるときに論理が反転する第１のトライステートバッ
ファを経たデータバスの所定の１本の信号を入力信号と
し、ＣＰＵ最後のデータが書込まれるときデータ設定が
終了したことを示す、第１のトライステートバッファを
経たデータバスの所定の１本の信号により、第１のトラ
イステートバッファをイネーブル、第２のトライステー
トバッファをディセーブル、かつＲＡＭ書込が動作し始
めるとき第１の論理レベルにあって第１のトライステー
トバッファをイネーブル、第２のトライステートバッフ
ァをディセーブルにし、ＲＡＭへ最後のデータが書込ま
れるときに論理が反転して第２の論理レベルになり、第
１のトライステートバッファをディセーブル、第２のト
ライステートバッファをイネーブルにする信号を出力す
るフリップフロップと、書込み制御信号とフリップフロ
ップの出力信号を人力し、該出力信号が第１の論理レベ
ルにあるとき書込み制御信号をＲＡＭに出力し、該出力
信号が第２の論理レベルにあるとき書込み制御信号をＲ
ＡＭに出力しないゲート回路とを有している。
このように、あらかじめＲＡＭにシステムのＩ／Ｏのア
ドレスマップに応じたデータを書込んでおくことにより
必要に応じて所要のチップセレクト信号を出力すること
ができ、またＩｌｏが配分されるアドレスマップガ変更
されてもＲＡＭのデータを変更することにより容易にこ
れに対応することができる。
ドレスマップに応じたデータを書込んでおくことにより
必要に応じて所要のチップセレクト信号を出力すること
ができ、またＩｌｏが配分されるアドレスマップガ変更
されてもＲＡＭのデータを変更することにより容易にこ
れに対応することができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明のプログラマブルチップセレクト信号発
生回路の一実施例を示すブロック図である。
生回路の一実施例を示すブロック図である。
本実施例は、データバス１に接続されたトライステート
バッファ１０（第１のトライステートバッファ）と、ア
ドレスバス２と第１のトライステートバッファ１０に接
続されてシステムのＩ／Ｏのアドレスマップに応じたデ
ータが書込まれるＲＡＭ７と、ＲＡＭ７の出力データ線
５に接続され、′さへ チップセレクト信号６を出力するトライステートバッフ
ァ１１（第２のトライステートバッファ）と、ＲＡＭ７
の書込み制御信号（ＣＰＵから出力される本来のＲＡＭ
への書込み制御信号）３をクロック信号とし、データバ
ス１より書込まれるデータ中の所定の１ビット信号を人
力してトライバッファ１０． ］］のイネーブル／ディ
セーブルおよびＲＡＭ７のデータ書込み／読出しを制御
する信号を出力するフリップフロップ９と、書込み制御
信号３およびフッツブフロップ９の出力信号４の反転信
号の論理積をとり、ＲＡＭ７に出力するアンドゲート８
より構成されている。なお、フリップフロップ９のデー
タ端子りに接続されている１ビット信号線に人力するデ
ータ信号はデータ設定終了検出用として用いるため、最
後のデータを除く各データには”０”が書込まれ、最後
のデータには”１”が書込まれている。
バッファ１０（第１のトライステートバッファ）と、ア
ドレスバス２と第１のトライステートバッファ１０に接
続されてシステムのＩ／Ｏのアドレスマップに応じたデ
ータが書込まれるＲＡＭ７と、ＲＡＭ７の出力データ線
５に接続され、′さへ チップセレクト信号６を出力するトライステートバッフ
ァ１１（第２のトライステートバッファ）と、ＲＡＭ７
の書込み制御信号（ＣＰＵから出力される本来のＲＡＭ
への書込み制御信号）３をクロック信号とし、データバ
ス１より書込まれるデータ中の所定の１ビット信号を人
力してトライバッファ１０． ］］のイネーブル／ディ
セーブルおよびＲＡＭ７のデータ書込み／読出しを制御
する信号を出力するフリップフロップ９と、書込み制御
信号３およびフッツブフロップ９の出力信号４の反転信
号の論理積をとり、ＲＡＭ７に出力するアンドゲート８
より構成されている。なお、フリップフロップ９のデー
タ端子りに接続されている１ビット信号線に人力するデ
ータ信号はデータ設定終了検出用として用いるため、最
後のデータを除く各データには”０”が書込まれ、最後
のデータには”１”が書込まれている。
次に本実施例の動作を説明する。
ＣＰＬＪがリセットされたとき、フリップフロップ９の
出力信号４は”１”になっており、これはデータの設定
がまだ終了していないことをあられし、トライステート
バッファ１０およびトライステートバッファ１１をそれ
ぞれイネーブルおよびディセーブルの状態にあり、かつ
ＲＡＭ７は書込み可能の状態になっている。干してＣＰ
Ｕが走り始めると、あらかじめ用意されたプログラムに
よって、そのシステムのＩ／Ｏのアドレスマップに応じ
たデータがＲＡＭ８に順次書込まれる。
出力信号４は”１”になっており、これはデータの設定
がまだ終了していないことをあられし、トライステート
バッファ１０およびトライステートバッファ１１をそれ
ぞれイネーブルおよびディセーブルの状態にあり、かつ
ＲＡＭ７は書込み可能の状態になっている。干してＣＰ
Ｕが走り始めると、あらかじめ用意されたプログラムに
よって、そのシステムのＩ／Ｏのアドレスマップに応じ
たデータがＲＡＭ８に順次書込まれる。
ＲＡＭ７に最後のデータが書込まれるときに、フリップ
フロップ９の出力信号４が０”に反転し、トライステー
トバッファ１０はディセーブル、トライステートバッフ
ァ１１はイネーブルトナリ、かつアンドゲートの出力が
反転しＲＡＭ７は読出し可能状態になる。以後はＩｌｏ
がアクセスされるごとにＩ／Ｏのアドレスマップに応じ
たチップセレクト信号６がトライステートバッファ１１
より出力される。なお、このとき出力信号４の反転信号
”工”がセット端子に人力されて読出し可能の状態を保
持する。
フロップ９の出力信号４が０”に反転し、トライステー
トバッファ１０はディセーブル、トライステートバッフ
ァ１１はイネーブルトナリ、かつアンドゲートの出力が
反転しＲＡＭ７は読出し可能状態になる。以後はＩｌｏ
がアクセスされるごとにＩ／Ｏのアドレスマップに応じ
たチップセレクト信号６がトライステートバッファ１１
より出力される。なお、このとき出力信号４の反転信号
”工”がセット端子に人力されて読出し可能の状態を保
持する。
以上説明したように本発明は、Ｉ／Ｏのアドレスマップ
に応じたデータを初期設定時にＲＡＭに書き込むことに
より、回路の規模を大きくすることなく細かなアドレス
のデコードが行なえ、非常に汎用性のあるチップセレク
ト信号発生回路が実現できる効果がある。
に応じたデータを初期設定時にＲＡＭに書き込むことに
より、回路の規模を大きくすることなく細かなアドレス
のデコードが行なえ、非常に汎用性のあるチップセレク
ト信号発生回路が実現できる効果がある。
第１図は本発明のプログラマブルチップセレクト信号発
生回路の一実施例を示すブロック図である。 １・・・データバス、 ２・・・アドレスバス、３
・・・書込み制御信号、 ４・・・フリップフロップ９の出力信号、５・・・ＲＡ
Ｍ出力データ線、 ６・・・チップセレクト信号、 ７・・・ＲＡＭ、 ８・・・アンドゲート、
９・・・フリップフロップ、 ］（１，Ｉｌ−・・トライステートバッファ。
生回路の一実施例を示すブロック図である。 １・・・データバス、 ２・・・アドレスバス、３
・・・書込み制御信号、 ４・・・フリップフロップ９の出力信号、５・・・ＲＡ
Ｍ出力データ線、 ６・・・チップセレクト信号、 ７・・・ＲＡＭ、 ８・・・アンドゲート、
９・・・フリップフロップ、 ］（１，Ｉｌ−・・トライステートバッファ。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータシステムにおいて、データバス
に接続された第１のトライステートバッファと、 アドレスバスと第１のトライステートバッファに接続さ
れ、ＣＰＵが動作し始めると、システムのＩ／Ｏのアド
レスマップに応じたデータが書込まれるＲＡＭと、 ＲＡＭの出力データ線に接続され、チップセレクト信号
を出力する第２のトライステートバッファと、 ＲＡＭを書込み可能にする書込み制御信号をクロック信
号とし、ＲＡＭへデータが書込まれていき最後のデータ
が書込まれるときに論理が反転する、第１のトライステ
ートバッファを経たデータバスの所定の１本の信号を入
力信号とし、ＣＰＵが動作し始めるとき第１の論理レベ
ルにあって第１のトライステートバッファをイネーブル
、第２のトライステートバッファをディセーブルにし、
ＲＡＭへ最後のデータが書込まれるときに論理が反転し
て第２の論理レベルになり、第１のトライステートバッ
ファをディセーブル、第２のトライステートバッファを
イネーブルにする信号を出力するフリップフロップと、 書込み制御信号とフリップフロップの出力信号を入力し
、該出力信号が第１の論理レベルにあるとき書込み制御
信号をＲＡＭに出力し、該出力信号が第２の論理レベル
にあるとき書込み制御信号をＲＡＭに出力しないゲート
回路を有するプログラマブルチップセレクト信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265772A JPS62124689A (ja) | 1985-11-25 | 1985-11-25 | プログラマブルチツプセレクト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265772A JPS62124689A (ja) | 1985-11-25 | 1985-11-25 | プログラマブルチツプセレクト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62124689A true JPS62124689A (ja) | 1987-06-05 |
Family
ID=17421816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265772A Pending JPS62124689A (ja) | 1985-11-25 | 1985-11-25 | プログラマブルチツプセレクト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580164A (en) * | 1978-12-13 | 1980-06-17 | Fujitsu Ltd | Main memory constitution control system |
| JPS59172185A (ja) * | 1983-03-22 | 1984-09-28 | Fujitsu Ltd | メモリ選択方式 |
-
1985
- 1985-11-25 JP JP60265772A patent/JPS62124689A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580164A (en) * | 1978-12-13 | 1980-06-17 | Fujitsu Ltd | Main memory constitution control system |
| JPS59172185A (ja) * | 1983-03-22 | 1984-09-28 | Fujitsu Ltd | メモリ選択方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
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