JPS62124689A - プログラマブルチツプセレクト信号発生回路 - Google Patents
プログラマブルチツプセレクト信号発生回路Info
- Publication number
- JPS62124689A JPS62124689A JP60265772A JP26577285A JPS62124689A JP S62124689 A JPS62124689 A JP S62124689A JP 60265772 A JP60265772 A JP 60265772A JP 26577285 A JP26577285 A JP 26577285A JP S62124689 A JPS62124689 A JP S62124689A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- tri
- signal
- state buffer
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステムに使用されるチ
ップセレクト信号発生回路に関する。
ップセレクト信号発生回路に関する。
従来、この種のチップセレクト信号発生回路は、複数の
ゲート、あるいはデコーダによりアドレスバスをデコー
ドし、任意のアドレスでチップセレクト信号を発生させ
ていた。
ゲート、あるいはデコーダによりアドレスバスをデコー
ドし、任意のアドレスでチップセレクト信号を発生させ
ていた。
上述した従来のチップセレクト発生回路は、アドレスを
細かくデコードしたい場合、非常に回路が大規模なもの
になってしまう場合があり、またIloが割りつけられ
るアドレスマツプが変更されると回路も変更しなければ
ならず、全く汎用性がないという欠点がある。
細かくデコードしたい場合、非常に回路が大規模なもの
になってしまう場合があり、またIloが割りつけられ
るアドレスマツプが変更されると回路も変更しなければ
ならず、全く汎用性がないという欠点がある。
本発明のプログラマブルチップセレクト信号発生回路は
、データバスに接続された第1のトライステートバッフ
ァと、アドレスバスと第1のトライステートバッファに
接続され、CPUが動作し始めると、システムのI/O
のアドレスマップに応じたデータが書込まれるRAMと
、RAMの出力データ線に接続され、チップセレクト信
号を出力する第2のトライスラートバッファと、RAM
を書込み可能にする書込み制御信号をクロック信号とし
、RAMへデータが書込まれていき最後のデータが書込
まれるときに論理が反転する第1のトライステートバッ
ファを経たデータバスの所定の1本の信号を入力信号と
し、CPU最後のデータが書込まれるときデータ設定が
終了したことを示す、第1のトライステートバッファを
経たデータバスの所定の1本の信号により、第1のトラ
イステートバッファをイネーブル、第2のトライステー
トバッファをディセーブル、かつRAM書込が動作し始
めるとき第1の論理レベルにあって第1のトライステー
トバッファをイネーブル、第2のトライステートバッフ
ァをディセーブルにし、RAMへ最後のデータが書込ま
れるときに論理が反転して第2の論理レベルになり、第
1のトライステートバッファをディセーブル、第2のト
ライステートバッファをイネーブルにする信号を出力す
るフリップフロップと、書込み制御信号とフリップフロ
ップの出力信号を人力し、該出力信号が第1の論理レベ
ルにあるとき書込み制御信号をRAMに出力し、該出力
信号が第2の論理レベルにあるとき書込み制御信号をR
AMに出力しないゲート回路とを有している。
、データバスに接続された第1のトライステートバッフ
ァと、アドレスバスと第1のトライステートバッファに
接続され、CPUが動作し始めると、システムのI/O
のアドレスマップに応じたデータが書込まれるRAMと
、RAMの出力データ線に接続され、チップセレクト信
号を出力する第2のトライスラートバッファと、RAM
を書込み可能にする書込み制御信号をクロック信号とし
、RAMへデータが書込まれていき最後のデータが書込
まれるときに論理が反転する第1のトライステートバッ
ファを経たデータバスの所定の1本の信号を入力信号と
し、CPU最後のデータが書込まれるときデータ設定が
終了したことを示す、第1のトライステートバッファを
経たデータバスの所定の1本の信号により、第1のトラ
イステートバッファをイネーブル、第2のトライステー
トバッファをディセーブル、かつRAM書込が動作し始
めるとき第1の論理レベルにあって第1のトライステー
トバッファをイネーブル、第2のトライステートバッフ
ァをディセーブルにし、RAMへ最後のデータが書込ま
れるときに論理が反転して第2の論理レベルになり、第
1のトライステートバッファをディセーブル、第2のト
ライステートバッファをイネーブルにする信号を出力す
るフリップフロップと、書込み制御信号とフリップフロ
ップの出力信号を人力し、該出力信号が第1の論理レベ
ルにあるとき書込み制御信号をRAMに出力し、該出力
信号が第2の論理レベルにあるとき書込み制御信号をR
AMに出力しないゲート回路とを有している。
このように、あらかじめRAMにシステムのI/Oのア
ドレスマップに応じたデータを書込んでおくことにより
必要に応じて所要のチップセレクト信号を出力すること
ができ、またIloが配分されるアドレスマップガ変更
されてもRAMのデータを変更することにより容易にこ
れに対応することができる。
ドレスマップに応じたデータを書込んでおくことにより
必要に応じて所要のチップセレクト信号を出力すること
ができ、またIloが配分されるアドレスマップガ変更
されてもRAMのデータを変更することにより容易にこ
れに対応することができる。
本発明の実施例について図面を参照して説明する。
第1図は本発明のプログラマブルチップセレクト信号発
生回路の一実施例を示すブロック図である。
生回路の一実施例を示すブロック図である。
本実施例は、データバス1に接続されたトライステート
バッファ10(第1のトライステートバッファ)と、ア
ドレスバス2と第1のトライステートバッファ10に接
続されてシステムのI/Oのアドレスマップに応じたデ
ータが書込まれるRAM7と、RAM7の出力データ線
5に接続され、′さへ チップセレクト信号6を出力するトライステートバッフ
ァ11(第2のトライステートバッファ)と、RAM7
の書込み制御信号(CPUから出力される本来のRAM
への書込み制御信号)3をクロック信号とし、データバ
ス1より書込まれるデータ中の所定の1ビット信号を人
力してトライバッファ10. ]]のイネーブル/ディ
セーブルおよびRAM7のデータ書込み/読出しを制御
する信号を出力するフリップフロップ9と、書込み制御
信号3およびフッツブフロップ9の出力信号4の反転信
号の論理積をとり、RAM7に出力するアンドゲート8
より構成されている。なお、フリップフロップ9のデー
タ端子りに接続されている1ビット信号線に人力するデ
ータ信号はデータ設定終了検出用として用いるため、最
後のデータを除く各データには”0”が書込まれ、最後
のデータには”1”が書込まれている。
バッファ10(第1のトライステートバッファ)と、ア
ドレスバス2と第1のトライステートバッファ10に接
続されてシステムのI/Oのアドレスマップに応じたデ
ータが書込まれるRAM7と、RAM7の出力データ線
5に接続され、′さへ チップセレクト信号6を出力するトライステートバッフ
ァ11(第2のトライステートバッファ)と、RAM7
の書込み制御信号(CPUから出力される本来のRAM
への書込み制御信号)3をクロック信号とし、データバ
ス1より書込まれるデータ中の所定の1ビット信号を人
力してトライバッファ10. ]]のイネーブル/ディ
セーブルおよびRAM7のデータ書込み/読出しを制御
する信号を出力するフリップフロップ9と、書込み制御
信号3およびフッツブフロップ9の出力信号4の反転信
号の論理積をとり、RAM7に出力するアンドゲート8
より構成されている。なお、フリップフロップ9のデー
タ端子りに接続されている1ビット信号線に人力するデ
ータ信号はデータ設定終了検出用として用いるため、最
後のデータを除く各データには”0”が書込まれ、最後
のデータには”1”が書込まれている。
次に本実施例の動作を説明する。
CPLJがリセットされたとき、フリップフロップ9の
出力信号4は”1”になっており、これはデータの設定
がまだ終了していないことをあられし、トライステート
バッファ10およびトライステートバッファ11をそれ
ぞれイネーブルおよびディセーブルの状態にあり、かつ
RAM7は書込み可能の状態になっている。干してCP
Uが走り始めると、あらかじめ用意されたプログラムに
よって、そのシステムのI/Oのアドレスマップに応じ
たデータがRAM8に順次書込まれる。
出力信号4は”1”になっており、これはデータの設定
がまだ終了していないことをあられし、トライステート
バッファ10およびトライステートバッファ11をそれ
ぞれイネーブルおよびディセーブルの状態にあり、かつ
RAM7は書込み可能の状態になっている。干してCP
Uが走り始めると、あらかじめ用意されたプログラムに
よって、そのシステムのI/Oのアドレスマップに応じ
たデータがRAM8に順次書込まれる。
RAM7に最後のデータが書込まれるときに、フリップ
フロップ9の出力信号4が0”に反転し、トライステー
トバッファ10はディセーブル、トライステートバッフ
ァ11はイネーブルトナリ、かつアンドゲートの出力が
反転しRAM7は読出し可能状態になる。以後はIlo
がアクセスされるごとにI/Oのアドレスマップに応じ
たチップセレクト信号6がトライステートバッファ11
より出力される。なお、このとき出力信号4の反転信号
”工”がセット端子に人力されて読出し可能の状態を保
持する。
フロップ9の出力信号4が0”に反転し、トライステー
トバッファ10はディセーブル、トライステートバッフ
ァ11はイネーブルトナリ、かつアンドゲートの出力が
反転しRAM7は読出し可能状態になる。以後はIlo
がアクセスされるごとにI/Oのアドレスマップに応じ
たチップセレクト信号6がトライステートバッファ11
より出力される。なお、このとき出力信号4の反転信号
”工”がセット端子に人力されて読出し可能の状態を保
持する。
以上説明したように本発明は、I/Oのアドレスマップ
に応じたデータを初期設定時にRAMに書き込むことに
より、回路の規模を大きくすることなく細かなアドレス
のデコードが行なえ、非常に汎用性のあるチップセレク
ト信号発生回路が実現できる効果がある。
に応じたデータを初期設定時にRAMに書き込むことに
より、回路の規模を大きくすることなく細かなアドレス
のデコードが行なえ、非常に汎用性のあるチップセレク
ト信号発生回路が実現できる効果がある。
第1図は本発明のプログラマブルチップセレクト信号発
生回路の一実施例を示すブロック図である。 1・・・データバス、 2・・・アドレスバス、3
・・・書込み制御信号、 4・・・フリップフロップ9の出力信号、5・・・RA
M出力データ線、 6・・・チップセレクト信号、 7・・・RAM、 8・・・アンドゲート、
9・・・フリップフロップ、 ](1,Il−・・トライステートバッファ。
生回路の一実施例を示すブロック図である。 1・・・データバス、 2・・・アドレスバス、3
・・・書込み制御信号、 4・・・フリップフロップ9の出力信号、5・・・RA
M出力データ線、 6・・・チップセレクト信号、 7・・・RAM、 8・・・アンドゲート、
9・・・フリップフロップ、 ](1,Il−・・トライステートバッファ。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータシステムにおいて、データバス
に接続された第1のトライステートバッファと、 アドレスバスと第1のトライステートバッファに接続さ
れ、CPUが動作し始めると、システムのI/Oのアド
レスマップに応じたデータが書込まれるRAMと、 RAMの出力データ線に接続され、チップセレクト信号
を出力する第2のトライステートバッファと、 RAMを書込み可能にする書込み制御信号をクロック信
号とし、RAMへデータが書込まれていき最後のデータ
が書込まれるときに論理が反転する、第1のトライステ
ートバッファを経たデータバスの所定の1本の信号を入
力信号とし、CPUが動作し始めるとき第1の論理レベ
ルにあって第1のトライステートバッファをイネーブル
、第2のトライステートバッファをディセーブルにし、
RAMへ最後のデータが書込まれるときに論理が反転し
て第2の論理レベルになり、第1のトライステートバッ
ファをディセーブル、第2のトライステートバッファを
イネーブルにする信号を出力するフリップフロップと、 書込み制御信号とフリップフロップの出力信号を入力し
、該出力信号が第1の論理レベルにあるとき書込み制御
信号をRAMに出力し、該出力信号が第2の論理レベル
にあるとき書込み制御信号をRAMに出力しないゲート
回路を有するプログラマブルチップセレクト信号発生回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60265772A JPS62124689A (ja) | 1985-11-25 | 1985-11-25 | プログラマブルチツプセレクト信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60265772A JPS62124689A (ja) | 1985-11-25 | 1985-11-25 | プログラマブルチツプセレクト信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62124689A true JPS62124689A (ja) | 1987-06-05 |
Family
ID=17421816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60265772A Pending JPS62124689A (ja) | 1985-11-25 | 1985-11-25 | プログラマブルチツプセレクト信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62124689A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5580164A (en) * | 1978-12-13 | 1980-06-17 | Fujitsu Ltd | Main memory constitution control system |
JPS59172185A (ja) * | 1983-03-22 | 1984-09-28 | Fujitsu Ltd | メモリ選択方式 |
-
1985
- 1985-11-25 JP JP60265772A patent/JPS62124689A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5580164A (en) * | 1978-12-13 | 1980-06-17 | Fujitsu Ltd | Main memory constitution control system |
JPS59172185A (ja) * | 1983-03-22 | 1984-09-28 | Fujitsu Ltd | メモリ選択方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
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