JPH02126355A - アドレス・データ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス・データ制御回路に関し、特にデータ
信号とアドレス信号の一部を兼用するマイクロプロセッ
サと、内部に複数のレジスタを有しこれらレジスタの選
択をレジスタポインタによって選択しデータを格納する
ＬＳＩとを備えたアドレス・データ制御回路に関する。

〔従来の技術〕

従来、この種のアドレス・データ制御回路は、第４図に
示すように、所定のタイミングでアドレスストローブ信
号ＡＳＴＢを出力し、このアドレスストローブ信号ＡＳ
ＴＢが終了した後ライト信号ＷＲを出力し、アドレスス
トローブ信号ＡＳＴＢが出力される前に確定しライト信
号ＷＲが終了した後更新される第１のアドレス信号Ａ８
〜Ａ１９をアドレス専用端子（Ａ８〜Ａ１７）から出力
し、アドレスストローブ信号ＡＳＴＢが出力される前に
確定しこのアドレスストローブ信号ＡＳＴＢが終了した
後更新される第２のアドレス信号ＡＯ〜Ａ７をデータ・
アドレス兼用端子（ＡＤＯ〜ＡＤ７）から出力し、ライ
ト信号ＷＲが出力される前に確定しこのライト信号ＷＲ
が終了した後更新されるデータＤｏ〜Ｄ７をデータ・ア
ドレス兼用端子（ＡＤＯ〜ＡＤ７）から出力するマイク
ロプロセッサ１と、第２のアドレス信号ＡＯ〜Ａ７をア
ドレスストローブ信号ＡＳＴＢによりラッチし出力する
ラッチ回路５と、このラッチ回路５からの第２のアドレ
ス信号（ＡＯ〜Ａ７）とマイクロプロセッサ１からの第
１のアドレス信号Ａ８〜Ａ１９とを入力しこれが確定し
たとき活性化状態のチップセレクト信号Ｃ８を出力する
デコーダ３と、チップセレクト端子（Ｃ８）に入力され
るチップセレクト信号Ｃ８が活性化状態のとき、ライト
端子（ＷＲ）に入力される第１回目のライト信号ＷＲに
より、データ端子（Ｄ。

〜Ｄ７）から入力されるデータＤｏ〜Ｄ７をレジスタポ
インタ４１に取込んでこのデータＤＯ〜Ｄ７に従って複
数設けられているレジスタ４２Ａ〜４２Ｎの一つを選択
し、ライト端子（ＷＲ）に入力される第２回目のライト
信号ＷＲにより、データ端子（Ｄｏ〜Ｄ７）から入力さ
れるデータＤＯ〜Ｄ７を選択されたレジスタ（４２Ａ〜
４２ｓのうちの一つ）に格納するＬＳＩ４とを有する構
成となっている。

次に、この回路の動作について説明する。

第５図はこのアドレス・データ制御回路の動作を説明す
るための各部信号の波形図である。

第５図に示すように、第１回目のアドレスストローブ信
号ＡＳＴＢ１により第２のアドレス信号ＡＯ〜Ａ７がラ
ッチ回路５にラッチされてデコーダ３へ入力され、すで
に確定している第１のアドレス信号へ８〜Ａ１９と共に
ＬＳＩ４を選択するためのチップセレクト信号Ｃ８が出
力され、このチップセレクト信号Ｃ８によりＬＳｒ４が
選択される。

次に、第１回目のライト信号ＷＲ１がＬＳＩ４に入力さ
れ、このときデータ端子（Ｄｏ〜Ｄ７）に入力されるデ
ータＤｏ〜Ｄ７を、制御信号Ｗ。

によりレジスタポインタ４１のラッチ回路４ＬＬに取込
み、このデータＤｏ−Ｄ７に従ってレジスタ４２＾〜４
２Ｎのうちの一つを選択する。

次に、第２回目のアドレスストローブ信号ＡＳＴＢ２で
は上記と同様にこのＬＳＩが選ばれ、第２回目のライト
信号ＷＲ２が入力されると、制御信号Ｗ２により、すで
に選択されているレジスタ（４２Ａ〜４２Ｎのうちの一
つ）に、データ端子（ＤＯ−Ｄ７）に入力されているデ
ータＤＯ〜Ｄ７が格納される。

すな、わち、ライト信号ＷＲが２回入力されてはじめて
所定のレジスタ（４２＾〜４２Ｎ）に所定のデータＤＯ
〜Ｄ７が格納されるようになっている。

〔発明が解決しようとする課題〕

上述した従来のアドレス・データ制御回路は、ライト信
号ＷＲが２回入力されてはじめて所定のレジスタ（４２
Ａ〜４２Ｎ）に所定のデータＤ。

〜Ｄ７が格納される構成となっているので、マイクロプ
ロセッサ１のソフトウェアが増大してメモリ領域が増大
し、かつ実行時間が増大するという欠点がある。

本発明の目的は、マイクロプロセッサのメモリ領域が増
大するのを防止し、かつ実行時間を短縮することができ
るアドレス・データ制御回路を提供することにある。

〔課題を解決するための手段〕

本発明のアドレス・データ制御回路は、所定のタイミン
グでアドレスストローブ信号を出力し、このアドレスス
トローブ信号が終了した後ライト信号を出力し、前記ア
ドレスストローブ信号が出力される前に確定し前記ライ
ト信号が終了した後更新される第１のアドレス信号をア
ドレス専用端子から出力し、前記アドレスストローブ信
号が出力される前に確定しこのアドレスストローブ信号
が終了した後更新される第２のアドレス信号をデータ・
アドレス兼用端子から出力し、前記ライト信号が出力さ
れる前に確定しこのライト信号が終了した後更新される
データを前記データ・アドレス兼用端子から出力するマ
イクロプロセッサと、前記アドレスストローブ信号と前
記ライト信号の論理和をとって出力するゲート回路と、
前記第１及び第２のアドレス信号のうちの少なくとも第
１のアドレス信号を入力し、この入力されるアドレス信
号が確定したとき活性化状態のチップセレクト信号を出
力するデコーダと、チップセレクト端子に入力される前
記チップセレクト信号が活性化状態のとき、ライト端子
に入力される第１回目の前記ゲート回路の出力信号によ
り、データ端子から入力される前記第２のアドレス信号
に従って複数設けられているレジスタの一つを選択し、
前記ライト端子に入力される第２回目の前記ゲート回路
の出力信号により、前記データ端子に入力される前記デ
ータを前記選択されたレジスタに格納するＬＳＩとを有
している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

この実施例のマイクロプロセッサ１及びＬＳＩ４は、第
４図に示された従来のアドレス・データ制御回路と同様
の回路構成を有し、同様に動作する。

この実施例のマイクロプロセッサ１とＬＳＩ４との間に
は、マイクロプロセッサ１からのアドレスストローブ信
号ＡＳＴＢ及びライト信号ＷＲの論理和をとってＬＳＩ
４のライト端子（ＷＲ）へ出力するゲート回路２と、マ
イクロプロセッサ１からの第１のアドレス信号Ａ８〜Ａ
１９を入力してこのアドレス信号Ａ８〜Ａ１９が一確定
したとき、活性化状態のチップセレクト信号Ｏ８をＬＳ
Ｉ４のチップセレクト端子（Ｃ３）へ出力するデコーダ
３とが設けられ、マイクロプロセッサ１のデータ・アド
レス兼用端子（ＡＤＯ〜ＡＤ７）から出力される第２の
アドレス信号ＡＯ〜Ａ７及びデータＤＯ〜Ｄ７は直接Ｌ
ＳＩ４のデータ端子（Ｄｏ〜Ｄ７）へ供給される構成と
なっている。

次に、この実施例の動作について説明する。

第２図はこの実施例の動作を説明するための各部信号の
波形図である。

マイクロプロセッサ１は、アドレスストローブ信号ＡＳ
ＴＢを出力する前に、第１及び第２のアドレス信号Ａ８
〜Ａ１９．ＡＯ〜Ａ７を確定して出力する。

デコーダ３は、この確定したアドレス信号Ａ８〜Ａ１９
により、ＬＳＩ４を選択するためのチップセにクト信号
Ｃ８を活性化状態にして出力する。このチップセレクト
信号Ｃ８によりゲート回路Ｇ、を開きＬＳＩ４が活性化
する。

次に、マイクロプロセッサ１からアドレスストローブ信
号ＡＳＴＢが出力されると、このアドレスストローブ信
号ＡＳＴＢはゲート回路２を経由してＬＳＩ４のライト
端子（ＷＲ）に入力される。

このゲート回路２を経由したアドレスストローブ信号Ａ
ＳＴＢは、ＬＳＩ４が活性化してから、ライト端子（Ｗ
Ｒ）に入力される第１回目の信号であるので、制御信号
Ｗｌによりゲート回路Ｇ２が開かれ、ゲート回路Ｇｌ、
Ｇ２を経由してレジスタポインタ４のラッチ回路４１Ｌ
にラッチ信号として入力され、ラッチ回路４１ｔ、はこ
のラッチ信号により、データ端子（Ｄｏ〜Ｄ７）から入
力される第２のアドレス信号ＡＯ〜Ａ７をラッチする。

このラッチ回路４１ｔ、の出力信号がデコーダ４１Ｄに
より解読され、レジスタ４２Ａ〜４２ｓのうちの一つが
選択される。

マイクロプロセッサ１は、アドレスストローブ信号ＡＳ
ＴＢが終了するとデータ・アドレス兼用端子（ＡＤＯ〜
ＡＤ７）から出力されている第２のアドレス信号ＡＯ〜
Ａ７をデータＤｏ〜Ｄ７に切換える。

続いてマイクロプロセッサ１からライト信号ＷＲが出力
され、このライト信号ＷＲはゲート回路２を経由してＬ
ＳＩ４のライト端子（ＷＲ）に入力される。

このゲート回路２を経由したライト信号ＷＲは、Ｌ　Ｓ
　Ｉ　４が活性化してから、ライト端子（ＷＲ）に入力
される第２回目の信号であるので、制御信号Ｗ２により
ゲート回路Ｇ３が開かれ、ゲート回路Ｇ　１．　Ｇ　３
を経由してレジスタ４２Ａ〜４２Ｎに伝達され、このと
きレジスタポインタ４１により選択されているレジスタ
（４２Ａ〜４２　Ｎのうち一つ）に、データ端子（Ｄｏ
〜Ｄ７）に入力さされているデータＤＯ〜Ｄ７が格納さ
れる。

このように、マイクロプロセッサ１から出力される１回
のアドレスストローブ信号ＡＳＴＢ及びライト信号ＷＲ
により、ＬＳＩ４の所定のレジスタ（４２Ａ〜４２Ｎ）
に所定のデータＤＯ〜Ｄ７を格納することができるので
、マイクロプロセッサ１のソフトウェアを縮減すること
ができ、かつ実行時間を短縮することができる。

第３図は本発明の第２の実施例を示すブロック図である
。

この実施例は・、ＬＳＩ４のレジスタ４２Ａ〜４２Ｎの
数が少なく、第２のアドレス信号ＡＯ〜Ａ７のうちの所
定のビット（例えばＡＯ〜Ａ３）で選択できる場合の例
を示したもので、第２のアドレス信号ＡＯ〜Ａ７の残り
のビット（Ａ４〜Ａ　７　）はラッチ回路５を経由して
デコーダ３に入力され、ＬＳＩ４の選択に使用されるの
で、レジスタ４２Ａ〜４２Ｎの数は少ないがＬＳＩ４の
数が多い場合に有利となる。

〔発明の効果〕

以上説明したように本発明は、マイクロプロセッサから
のアドレスストローブ信号とライト信号との論理和をと
ってＬＳＩのライト端子に供給する構成とすることによ
り、１回のアドレスストローブ信号及びライト信号によ
りＬＳＩの所定のレジスタに所定のデータを格納するこ
とができるので、マイクロプロセッサのソフトウェアを
縮減することができ、従ってメモリ領域が増大するのを
防止し、かつ実行時間を短縮することができる効果があ
る。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１の実施例を示
すブロック図及びこの実施例の動作を説明するための各
部信号の波形図、第３図は本発明の第２の実施例を示す
ブロック図、第４図及び第５図はそれぞれ従来のアドレ
ス・データ制御回路の一例を示すブロック図及びこのア
ドレス・データ制御回路の動作を説明するための各部信
号の波形図である。 １・・・マイクロプロセッサ、２・・・ゲート回路、３
・・・デコーダ、４・・・ＬＳＩ、５・・・ラッチ回路
、４１・・・レジスタポインタ、４１Ｄ・・・デコーダ
、４１　Ｌ・・・ラッチ回路、４２Ａ〜４２Ｎ・・・レ
ジスタ、Ｇ、〜Ｇ３・・・ゲート回路。 ＼−−２ノ Ａ５〜Ａ１９ 珊 凹 懲 図

Claims (1)

【特許請求の範囲】
1. 　所定のタイミングでアドレスストローブ信号を出力し
   、このアドレスストローブ信号が終了した後ライト信号
   を出力し、前記アドレスストローブ信号が出力される前
   に確定し前記ライト信号が終了した後更新される第１の
   アドレス信号をアドレス専用端子から出力し、前記アド
   レスストローブ信号が出力される前に確定しこのアドレ
   スストローブ信号が終了した後更新される第２のアドレ
   ス信号をデータ・アドレス兼用端子から出力し、前記ラ
   イト信号が出力される前に確定しこのライト信号が終了
   した後更新されるデータを前記データ・アドレス兼用端
   子から出力するマイクロプロセッサと、前記アドレスス
   トローブ信号と前記ライト信号の論理和をとって出力す
   るゲート回路と、前記第１及び第２のアドレス信号のう
   ちの少なくとも第１のアドレス信号を入力し、この入力
   されるアドレス信号が確定したとき活性化状態のチップ
   セレクト信号を出力するデコーダと、チップセレクト端
   子に入力される前記チップセレクト信号が活性化状態の
   とき、ライト端子に入力される第１回目の前記ゲート回
   路の出力信号により、データ端子から入力される前記第
   ２のアドレス信号に従って複数設けられているレジスタ
   の一つを選択し、前記ライト端子に入力される第２回目
   の前記ゲート回路の出力信号により、前記データ端子に
   入力される前記データを前記選択されたレジスタに格納
   するＬＳＩとを有することを特徴とするアドレス・デー
   タ制御回路。