JPH084222B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH084222B2 JPH084222B2 JP61143325A JP14332586A JPH084222B2 JP H084222 B2 JPH084222 B2 JP H084222B2 JP 61143325 A JP61143325 A JP 61143325A JP 14332586 A JP14332586 A JP 14332586A JP H084222 B2 JPH084222 B2 JP H084222B2
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- JP
- Japan
- Prior art keywords
- signal
- driver
- receiver
- receiver circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明は、LSIの範疇に属する集積回路装置に関
し、特に、外部バスと内部バスとを結合するインターフ
ェイス部分の改良に関する。
し、特に、外部バスと内部バスとを結合するインターフ
ェイス部分の改良に関する。
従来の技術 集積回路装置（以下LSIと称する）におけるバスイン
ターフェイスとしては、第２図に示す構成が代表的であ
る。
ターフェイスとしては、第２図に示す構成が代表的であ
る。
第２図において、１はLSIのチップを指し、２は外部
の４ビットデータバス（外部バス）、３はチップ１の内
部回路（例えばレジスタ群）につながる４ビットデータ
バス（内部バス）である。
の４ビットデータバス（外部バス）、３はチップ１の内
部回路（例えばレジスタ群）につながる４ビットデータ
バス（内部バス）である。
外部バス２と内部バス３とを結合するインターフェイ
スとして、ドライバ／レシーバ回路部４が設けられてい
る。この回路部４における１ビット分の構成を第３図に
示している。同図のように、外部バス２と内部バス３と
をそれぞれ逆向きに接続する１対のトライステートゲー
トGdとGrとを備えている。ゲートGdはドライバで、入力
イネーブル（IE）信号がＨレベルになると動作し、内部
バス３の論理信号を外部バス２に導出する。ゲートGrは
レシーバで、出力イネーブル（OE）信号がＨレベルにな
ると動作し、外部バス２の論理信号を内部バス３に導入
する。
スとして、ドライバ／レシーバ回路部４が設けられてい
る。この回路部４における１ビット分の構成を第３図に
示している。同図のように、外部バス２と内部バス３と
をそれぞれ逆向きに接続する１対のトライステートゲー
トGdとGrとを備えている。ゲートGdはドライバで、入力
イネーブル（IE）信号がＨレベルになると動作し、内部
バス３の論理信号を外部バス２に導出する。ゲートGrは
レシーバで、出力イネーブル（OE）信号がＨレベルにな
ると動作し、外部バス２の論理信号を内部バス３に導入
する。
ドライバ／レシーバ回路部４の制御部は次のようにな
っている。このチップ１に対して外部から、チップセレ
クト（▲▼）信号が端子５に、リード／ライト（R/
）信号が端子６にそれぞれ印加される。
っている。このチップ１に対して外部から、チップセレ
クト（▲▼）信号が端子５に、リード／ライト（R/
）信号が端子６にそれぞれ印加される。
なお、このチップセレクト信号は、CPUから与えられ
るアドレス信号の一部をデコードして得られる信号であ
り、選択されたチップに対して入力される信号である。
るアドレス信号の一部をデコードして得られる信号であ
り、選択されたチップに対して入力される信号である。
外部から本チップ１を選択するとき▲▼信号がＬ
レベルになる。またその状態で、本チップ１に外部から
データ信号を与えるときR/信号がＬレベルになり、本
チップ１から外部へデータ信号を取り出すときR/信号
がＨレベルになる。R/信号は、インバータ７で反転さ
れて、上記IE信号端子８に印加される。
レベルになる。またその状態で、本チップ１に外部から
データ信号を与えるときR/信号がＬレベルになり、本
チップ１から外部へデータ信号を取り出すときR/信号
がＨレベルになる。R/信号は、インバータ７で反転さ
れて、上記IE信号端子８に印加される。
▲▼信号をインバータ９で反転した信号と、R/
信号との論理積がアンドゲート10でとられ、その出力が
上記OE信号端子11に印加される。
信号との論理積がアンドゲート10でとられ、その出力が
上記OE信号端子11に印加される。
つまり、▲▼信号がＬレベル（選択状態）になっ
ていて、R/信号がＬレベルだと、IE信号がＨレベルに
なり、ドライバ／レシーバ回路部４はレシーバとして動
作し、外部バス２の信号が内部バス３に導入される。ま
た▲▼信号がＬレベル状態で、R/信号がＨレベル
だと、OE信号がＨレベルになり、ドライバ／レシーバ回
路部４はドライバとして動作し、内部バス３の信号が外
部バス２に導出される。
ていて、R/信号がＬレベルだと、IE信号がＨレベルに
なり、ドライバ／レシーバ回路部４はレシーバとして動
作し、外部バス２の信号が内部バス３に導入される。ま
た▲▼信号がＬレベル状態で、R/信号がＨレベル
だと、OE信号がＨレベルになり、ドライバ／レシーバ回
路部４はドライバとして動作し、内部バス３の信号が外
部バス２に導出される。
発明が解決しようとする問題点 第２図の従来の構成において、▲▼信号がＨレベ
ル（非選択状態）であって、R/信号がＨレベルのとき
は、IE信号とOE信号が両方ともＬレベルになり、ドライ
バ／レシーバ回路４はドライバモードでもレシーバモー
ドでもないフローティング状態になる。つまり、第３図
のゲートGd、Grの出力論理は定まらず、高インピーダン
ス状態になる。
ル（非選択状態）であって、R/信号がＨレベルのとき
は、IE信号とOE信号が両方ともＬレベルになり、ドライ
バ／レシーバ回路４はドライバモードでもレシーバモー
ドでもないフローティング状態になる。つまり、第３図
のゲートGd、Grの出力論理は定まらず、高インピーダン
ス状態になる。
このフローティング状態においては、ちょっとした電
磁的な影響で内部バス３にノイズがのりやすく、回路の
誤動作を引き起すという問題があった。
磁的な影響で内部バス３にノイズがのりやすく、回路の
誤動作を引き起すという問題があった。
LSIではなく、個別素子を用いて第２図のような回路
を構成する場合、上記の問題は、内部バス３側にプルア
ップ抵抗を接続し、ゲートGrの出力がフローティング状
態になっても、プルアップ抵抗を通して内部バス３をド
ライブして論理を確定させる、という技術で対処するこ
とができる。
を構成する場合、上記の問題は、内部バス３側にプルア
ップ抵抗を接続し、ゲートGrの出力がフローティング状
態になっても、プルアップ抵抗を通して内部バス３をド
ライブして論理を確定させる、という技術で対処するこ
とができる。
しかし、この技術をLSIの内部回路にそのまま適用す
るのは問題が多い。特にCMOS-LSIの場合は、上記のプル
アップ抵抗を必要な精度で作り込むのは非常に困難であ
る。
るのは問題が多い。特にCMOS-LSIの場合は、上記のプル
アップ抵抗を必要な精度で作り込むのは非常に困難であ
る。
この発明は上述した従来の問題点に鑑みなされたもの
で、その目的は、チップセレクト信号が非選択状態にな
ってもドライバ／レシーバ回路部がフローティング状態
にならないようにしたノイズに強い集積回路装置を提供
することにある。
で、その目的は、チップセレクト信号が非選択状態にな
ってもドライバ／レシーバ回路部がフローティング状態
にならないようにしたノイズに強い集積回路装置を提供
することにある。
問題点を解決するための手段 そこでこの発明では、ドライバ／レシーバ回路部が設
けられたチップを選択すべくチップセレクト信号が入力
されていない時はこのドライバ／レシーバ回路部をレシ
ーバとして動作させる制御回路部を備えたものである。
けられたチップを選択すべくチップセレクト信号が入力
されていない時はこのドライバ／レシーバ回路部をレシ
ーバとして動作させる制御回路部を備えたものである。
上記チップセレクト信号が非選択状態のときでも、上
記ドライバ／レシーバ回路部はレシーバとして動作し、
内部バスは外部バスの信号に従ってドライブされ、フロ
ーティング状態にはならない。
記ドライバ／レシーバ回路部はレシーバとして動作し、
内部バスは外部バスの信号に従ってドライブされ、フロ
ーティング状態にはならない。
実施例 第１図はこの発明の一実施例の構成を示しており、第
２図の従来構成と共通する部分には同じ符号をつけてあ
る。
２図の従来構成と共通する部分には同じ符号をつけてあ
る。
第１図の構成において、第２図と異なるのは次の点で
ある。オアゲート12を設け、インバータ７で反転したR/
信号をIE信号端子８に印加するだけでなく、▲▼
信号もオアゲート12を介してIE信号端子８に印加する構
成とした。その他の構成は第２図と同じである。勿論、
ドライバ／レシーバ回路部４の構成は第３図のようにな
っている。
ある。オアゲート12を設け、インバータ７で反転したR/
信号をIE信号端子８に印加するだけでなく、▲▼
信号もオアゲート12を介してIE信号端子８に印加する構
成とした。その他の構成は第２図と同じである。勿論、
ドライバ／レシーバ回路部４の構成は第３図のようにな
っている。
▲▼信号がＬレベル（選択状態）のときの動作は
従来と同じである。つまりドライバ／レシーバ回路部４
は、R/信号がＬレベルのときレシーバとして動作し、
R/信号がＨレベルのときドライバとして動作する。
従来と同じである。つまりドライバ／レシーバ回路部４
は、R/信号がＬレベルのときレシーバとして動作し、
R/信号がＨレベルのときドライバとして動作する。
CS信号がＨレベル（非選択状態）のとき、IE信号がＨ
レベルとなり、ドライバ／レシーバ回路部４はレシーバ
として動作して、外部バス２の論理信号が内部バス３に
導入される。つまり、第３図のゲートGrによって内部バ
ス３がドライブされる。これによって前述したフローテ
ィング状態の発生が回避され、内部バス３は論理の確定
した状態に保たれる。
レベルとなり、ドライバ／レシーバ回路部４はレシーバ
として動作して、外部バス２の論理信号が内部バス３に
導入される。つまり、第３図のゲートGrによって内部バ
ス３がドライブされる。これによって前述したフローテ
ィング状態の発生が回避され、内部バス３は論理の確定
した状態に保たれる。
発明の効果 以上詳細に説明したように、この発明に係る集積回路
装置にあっては、ドライバ／レシーバ回路部が設けられ
たチップを選択すべくチップセレクト信号が入力されて
いない時はこのドライバ／レシーバ回路部をレシーバと
して動作し、内部バスをドライブしてその論理を確定し
ているので、従来のようなフローティング状態はなくな
り、内部バスをノイズに強い状態に保つことができ、ノ
イズによる誤動作の発生を防止する面で顕著な効果を奏
する。
装置にあっては、ドライバ／レシーバ回路部が設けられ
たチップを選択すべくチップセレクト信号が入力されて
いない時はこのドライバ／レシーバ回路部をレシーバと
して動作し、内部バスをドライブしてその論理を確定し
ているので、従来のようなフローティング状態はなくな
り、内部バスをノイズに強い状態に保つことができ、ノ
イズによる誤動作の発生を防止する面で顕著な効果を奏
する。
第１図は本発明の一実施例による集積回路装置の要部構
成図、第２図は従来の集積回路装置の要部構成図、第３
図はドライバ／レシーバ回路図の１ビット分の詳細回路
図である。 １……LSIチップ、２……外部バス、３……内部バス、
４……ドライバ／レシーバ回路部、▲▼……チップ
セレクト信号、R/……リード／ライト信号、IE……入
力イネーブル信号、OE……出力イネーブル信号
成図、第２図は従来の集積回路装置の要部構成図、第３
図はドライバ／レシーバ回路図の１ビット分の詳細回路
図である。 １……LSIチップ、２……外部バス、３……内部バス、
４……ドライバ／レシーバ回路部、▲▼……チップ
セレクト信号、R/……リード／ライト信号、IE……入
力イネーブル信号、OE……出力イネーブル信号
Claims (1)
- 【請求項１】内部バスの論理信号を外部バスに導出する
ドライバあるいは外部バスの論理信号を内部バスに導入
するレシーバとして動作するドライバ／レシーバ回路部
と、このドライバ／レシーバ回路部が設けられたチップ
を選択すべくチップセレクト信号を入力する第１の端子
と、前記チップセレクト信号が入力されている時に前記
ドライバ／レシーバ回路部の動作モードで動作させるか
を指定するリード／ライト信号を入力する第２の端子
と、前記チップセレクト信号が前記第１の端子に入力さ
れている時は前記第２の端子に入力されるリード／ライ
ト信号の論理に応じて前記ドライバ／レシーバ回路部を
ドライバまたはレシーバのいずれかの動作モードで動作
させ、前記チップセレクト信号が前記第１の端子に入力
されていない時は前記ドライバ／レシーバ回路部をレシ
ーバとして動作させる論理素子から成る制御回路部とを
具備する集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143325A JPH084222B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143325A JPH084222B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631112A JPS631112A (ja) | 1988-01-06 |
| JPH084222B2 true JPH084222B2 (ja) | 1996-01-17 |
Family
ID=15336162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143325A Expired - Lifetime JPH084222B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084222B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010058588A1 (ja) * | 2008-11-19 | 2010-05-27 | 新日本製鐵株式会社 | 耐火断熱構造体、耐火断熱壁、及び建築構造物 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106022A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | バス接続方式 |
| JPS60252799A (ja) * | 1984-05-24 | 1985-12-13 | ジェイエスアール株式会社 | 紙被覆用組成物 |
-
1986
- 1986-06-19 JP JP61143325A patent/JPH084222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631112A (ja) | 1988-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |