JPH04141734A - 内部レジスタアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 内部レジスタ群のアクセスを制御する内部レジスタアク
セス回路に関し、 既存の内部デコーダ回路を利用して外部のＣＰＵから内
部レジスタ群へのアクセスを可能にすることを目的とし
、 内部レジスタ群をアクセスするためのインストラクショ
ン・データが入力されるデータ入力回路と、インストラ
クション・データの所定のビットを選択して出力する選
択回路と、選択回路の出力信号を取り込み、内部レジス
タ群のアクセス信号を生成する内部デコーダ回路と、外
部のＣＰＵとのインタフェース制御を行うＣＰＵインタ
フェース回路とを備えた内部レジスタアクセス回路にお
いて、選択回路には、ＣＰＵインタフェース回ｊを介し
て内部レジスタ群をアクセスするための゛クセスデータ
が入力され、そのアクセス要求に鳥じて出力される制御
信号により、該アクセスデータを選択して内部デコーダ
回路に送出する選択制御手段を備えて構成する。

（産業上の利用分野） 本発明は、内部レジスタ群のアクセスを制御〕る内部レ
ジスタアクセス回路に関する。

〔従来の技術〕

第３図は、従来の内部レジスタアクセス回路。

構成を示すブロック図である。

図において、インストラクション・レジスタ３１には、
プログラムからインストラクション・データがセットさ
れる。このインストラクション・データは第１セレクタ
３２に入力される。第１＋レクタ３２は、デコーダ３３
が出力するセレクト信号に応して、内部レジスタ群３４
のアクセス信号とするビットを選択して内部デコーダ回
路３５に送出する。内部デコーダ回路３５が出力するア
クセス信号は、第２セレクタ３６を介して内部レジスタ
群３４に入力され、対応するデータがバス３７上に出力
される。

以上が、内部デコーダ回路３５を用いて内部レジスタ群
３４をアクセスする通常動作である。

一方、ＣＰＵインタフェース回路３８は、外部のＣＰＵ
とパス３７との間でデータおよびアドレス制御信号を処
理し、入出力データのインタフェース制御を行う。この
ＣＰＵインタフェース回路３８は、外部のＣＰＵから内
部レジスタ群３４へのアクセス要求によって、インスト
ラクション・レジスタ３１にＨＡＬＴ信号を送出しでそ
の出力をＮＯＰ状態にし、ＣＰＵからのアクセスデータ
を別途設けられる専用の内部デコーダ回路３９に送出す
る。また、ＣＰｔＪインタフェース回路３８はＨＡＬＴ
信号によって第２セレクタ３６を制御し、専用の内部デ
コーダ回路３９が出力する内部レジスタ群３４のアクセ
ス信号を選択して内部レジスタ群３４に送出させる。

すなわち、外部のＣＰＵが内部レジスタ群３４をアクセ
スする場合には通常動作を停止させ、専用の内部デコー
ダ回路３９を用いて内部レジスタ群３４のアクセス信号
を生成していた。

〔発明が解決しようとする課題〕

ところで、既存の内部デコーダ回路３５と、ＣＰＵイン
タフェース回路３８に対応して別途設けられる専用の内
部デコーダ回路３９は、基本的には同−論理で処理する
構成である。

すなわち、従来の内部レジスタアクセス回路では、通常
動作に対応する構成と、外部のＣＰＵがらのアクセス要
求に対応する構成とでそれぞれ独立したデコーダ回路が
用いられ、冗長な回路構成となっていた。

本発明は、既存の内部デコーダ回路を利用して外部のＣ
ＰＵがら内部レジスタ群へのアクセスを可能にする内部
レジスタアクセス回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、データ入力回路１２にはく内部レジスタ群
１１をアクセスするためのインストラクション・データ
が入力される。

選択回路１３は、インストラクション・データの所定の
ビットを選択して出力する。

内部デコーダ回路１４は、選択回路１３の出力信号を取
り込み、内部レジスタ群１１のアクセス信号を生成する
。

ＣＰＵインタフェース回路１５は、外部のＣＰＵとのイ
ンタフェース制御を行う。

本発明によって選択回路１３に備えられる選択制御手段
１７は、ＣＰＵインタフェース回路１５を介して内部レ
ジスタ群１１をアクセスするためのアクセスデータが入
力され、そのアクセス要求に応じて出力される制御信号
により、該アクセスデータを選択して内部デコーダ回路
１４に送出する。

［作　用〕 本発明では、インストラクション・データと外部のＣＰ
Ｕからのアクセスデータとの選択を行う選択回路１３に
おいて、その選択制御手段１７が外部ＣＰＵからのアク
セス要求に対応してそのアクセスデータを選択して内部
デコーダ回路１４に出力させることにより、既存の内部
デコーダ回路１４を外部ＣＰＵからのアクセス処理に利
用して内部レジスタ群１１へのアクセスを可能にするこ
とができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の内部レジスタアクセス回路の実施例
構成を示すブロック図である。

なお、第３図に示す従来と同様のものは同一番号を付す
。

図において、インストラクション・レジスタ３１には、
プログラムからインストラクション・データがセントさ
れる。インストラクション・レジスタ３１には、セレク
タ２１およびデコーダ２３が接続され、デコーダ２３が
出力するセレクト信号はセレクタ２１の選択制御端子に
入力される。

一方、ＣＰＵインタフェース回路３８が出力するアクセ
スデータはセレクタ２１に入力され、ＨＡＬＴ信号はイ
ンストラクション・レジスタ３１およびデコーダ２３に
入力される。

セレクタ２３は、デコーダ２１が出力するセレクト信号
に応じて、インストラクション・レジスタ３１の所定の
ビットあるいはＣＰＵインタフェース回路３８が出力す
るアクセスデータの何れかを内部デコーダ回路３５に選
択出力する。内部デコーダ回路３５が出力するアクセス
信号は内部レジスタ群３４に入力され、対応するデータ
がハス３７上に出力される。

このような構成により、ＣＰＵインタフェース回路３８
は、外部のＣＰＵからのアクセス要求によって、インス
トラクション・レジスタ３１にＨＡＬＴ信号を送出して
その出力をＮＯＰ状態にする。また、デコーダ２１はそ
のＨＡＬＴ信号によって、セレクタ２３にＣＰＵインタ
フェース回路３８が出力するアクセスデータを選択する
ように制御する。

したがって、内部デコーダ回路３５は、ＣＰＵインタフ
ェース回路３８からのアクセスデータをデコードし、内
部レジスタ群２４のアクセス信号を生成することができ
る。

ＣＰＵインタフェース回路３８に外部のＣＰＵからのア
クセス要求がなければ、通常動作として、デコーダ２１
はインストラクション・レジスタ３１から内部レジスタ
群３４のアクセス信号とするビットを選択して内部デコ
ーダ回路３５に送出する。

〔発明の効果］ 上述したように、本発明によれば、内部デコーダ回路の
入力段において、インストラクション・レジスタの出力
とＣＰＵインタフェース回路の出力とのいずれかを選択
することができるので、通常動作時に使用される内部デ
コーダ回路を利用して外部のＣＰＵからのアクセス要求
を処理することができる。すなわち、従来構成に比べて
、デコーダ回路と１つのセレクタを削減することができ
、簡単な構成で外部ＣＰＵから内部レジスタ群のアクセ
スを可能にすることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の内部レジスフアクセス回路の実施例構
成を示すブロック図、 第３図は従来の内部レジスタアクセス回路の構成を示す
ブロック図である。 図において、 １は内部レジスタ群、 ２はデータ入力回路、 ３は選択回路、 ４は内部デコーダ回路、 ５はＣＰＵインタフェース回路、 ｌ７は選択制御手段、 ２１はセレクタ、 ２３はデコーダ、 ３１はインストラクション・レジスタ、３２は第１セレ
クタ、 ３３はデコーダ、 ３４は内部レジスタ群、 ３５は内部デコーダ回路、 ３６は第２セレクタ、 ３７はハス、 ３８はＣＰＵインタフェース回路、 ３９は内部デコーダ回路である。 ＣＰＵ 本発明の原理ブロック図 第 図

Claims (1)

【特許請求の範囲】
1. （１）内部レジスタ群（１１）をアクセスするためのイ
   ンストラクション・データが入力されるデータ入力回路
   （１２）と、 前記インストラクション・データの所定のビットを選択
   して出力する選択回路（１３）と、前記選択回路（１３
   ）の出力信号を取り込み、前記内部レジスタ群（１１）
   のアクセス信号を生成する内部デコーダ回路（１４）と
   、 外部のＣＰＵとのインタフェース制御を行うＣＰＵイン
   タフェース回路（１５）と を備えた内部レジスタアクセス回路において、前記選択
   回路（１３）には、前記ＣＰＵインタフェース回路（１
   ５）を介して前記内部レジスタ群（１１）をアクセスす
   るためのアクセスデータが入力され、そのアクセス要求
   に応じて出力される制御信号により、該アクセスデータ
   を選択して前記内部デコーダ回路（１４）に送出する選
   択制御手段（１７）を備えた ことを特徴とする内部レジスタアクセス回路。