JPH07129524A - 二重化システムの高速切替装置 - Google Patents
二重化システムの高速切替装置Info
- Publication number
- JPH07129524A JPH07129524A JP5276306A JP27630693A JPH07129524A JP H07129524 A JPH07129524 A JP H07129524A JP 5276306 A JP5276306 A JP 5276306A JP 27630693 A JP27630693 A JP 27630693A JP H07129524 A JPH07129524 A JP H07129524A
- Authority
- JP
- Japan
- Prior art keywords
- cpu board
- processing program
- switching device
- main memory
- central processing
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】常用系，予備系の２つのＣＰＵボード２ａ（２
ａ−１，２ａ−２）を設け、常用系にはオンライン処理
を、予備系にはオフライン処理を夫々行わせ、予備系の
常時の有効利用を計る二重化システムで、常用系異常時
に予備系へオンライン処理を切替える時間を高速化す
る。 【構成】１つのＣＰＵボード２ａ内に主記憶を２３１，
２３２と２つ設け、一方の主記憶（例えば２３１）には
オンライン処理プログラムを、他方の主記憶（例えば２
３２）にはオフライン処理プログラムを夫々格納して置
く。そして、予備系のＣＰＵボード（例えば２ａ−２）
のマイクロプロセッサ２２が常用系ＣＰＵボード２ａ−
１の異常を知ったとき、内部バス２１を経て切替器２５
により主記憶を２３２から２３１に切替え、ＣＰＵボー
ド２ａ−２が常用系に切替わるようにする。
ａ−１，２ａ−２）を設け、常用系にはオンライン処理
を、予備系にはオフライン処理を夫々行わせ、予備系の
常時の有効利用を計る二重化システムで、常用系異常時
に予備系へオンライン処理を切替える時間を高速化す
る。 【構成】１つのＣＰＵボード２ａ内に主記憶を２３１，
２３２と２つ設け、一方の主記憶（例えば２３１）には
オンライン処理プログラムを、他方の主記憶（例えば２
３２）にはオフライン処理プログラムを夫々格納して置
く。そして、予備系のＣＰＵボード（例えば２ａ−２）
のマイクロプロセッサ２２が常用系ＣＰＵボード２ａ−
１の異常を知ったとき、内部バス２１を経て切替器２５
により主記憶を２３２から２３１に切替え、ＣＰＵボー
ド２ａ−２が常用系に切替わるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵボードが二重
化された計算機システムにおいて、異常発生時に処理中
のＣＰＵボードから待機中のＣＰＵボードに高速に切替
える装置に関する。なお、以下各図において同一の符号
は同一もしくは相当部分を示す。
化された計算機システムにおいて、異常発生時に処理中
のＣＰＵボードから待機中のＣＰＵボードに高速に切替
える装置に関する。なお、以下各図において同一の符号
は同一もしくは相当部分を示す。
【０００２】
【従来の技術】図４は従来の二重化された計算機システ
ムの構成例を示す。同図において１はシステムバス、２
（２−１，２−２）はこのバス１に接続された同じ構成
の（二重化された）ＣＰＵボード、３，５及び６は同じ
くバス１に接続された、ＣＰＵボード２−１，２−２に
共通の制御対象手段としてのディスクコントローラ，Ｉ
／Ｏコントローラ及び通信コントローラ、４はディスク
コントローラ３によって直接制御されるハードディスク
である。
ムの構成例を示す。同図において１はシステムバス、２
（２−１，２−２）はこのバス１に接続された同じ構成
の（二重化された）ＣＰＵボード、３，５及び６は同じ
くバス１に接続された、ＣＰＵボード２−１，２−２に
共通の制御対象手段としてのディスクコントローラ，Ｉ
／Ｏコントローラ及び通信コントローラ、４はディスク
コントローラ３によって直接制御されるハードディスク
である。
【０００３】また、ＣＰＵボード２−１，２−２内にお
いて、２１は内部バス、２２はこの内部バス２１に接続
されたマイクロプロセッサ（ＭＰＵとも略記）、２３は
同じく内部バス２１に接続された主記憶装置（単に主記
憶とも略記）、２４はシステムバス１と内部バス２１と
を結合するためのバスインタフェースである。このシス
テムでは、通常は一方のＣＰＵボード（２−１とする）
がコントローラ３，５，６とデータを授受しつつオンラ
イン処理を行い、他方のＣＰＵボード２−２は待機状態
である。そしてＣＰＵボード２−１で異常が発生すると
ＣＰＵボード２−１は停止し、ＣＰＵボード２−２がオ
ンライン処理をして高信頼性システムを実現している。
いて、２１は内部バス、２２はこの内部バス２１に接続
されたマイクロプロセッサ（ＭＰＵとも略記）、２３は
同じく内部バス２１に接続された主記憶装置（単に主記
憶とも略記）、２４はシステムバス１と内部バス２１と
を結合するためのバスインタフェースである。このシス
テムでは、通常は一方のＣＰＵボード（２−１とする）
がコントローラ３，５，６とデータを授受しつつオンラ
イン処理を行い、他方のＣＰＵボード２−２は待機状態
である。そしてＣＰＵボード２−１で異常が発生すると
ＣＰＵボード２−１は停止し、ＣＰＵボード２−２がオ
ンライン処理をして高信頼性システムを実現している。
【０００４】
【発明が解決しようとする課題】しかし、上述のような
方式では、ＣＰＵボード２−２は常に待機状態であり、
ＣＰＵボード２−２を有効に利用することはできない。
そこで、次の方法として、ＣＰＵボード２−１がオンラ
イン処理を実行している時に、ＣＰＵボード２−２には
オフライン処理を実行させることが考えられる。しかし
ながら、この場合もＣＰＵボード２−１で異常が発生し
た場合に、ＣＰＵボード２−２はオフライン処理を停止
し、オンライン処理プログラムをハードディスク４等か
らＣＰＵボード２−２の主記憶２３にローディングして
動作することになり、ＣＰＵボード２−１からＣＰＵボ
ード２−２への切替わりにかなりの時間を要するという
問題がある。
方式では、ＣＰＵボード２−２は常に待機状態であり、
ＣＰＵボード２−２を有効に利用することはできない。
そこで、次の方法として、ＣＰＵボード２−１がオンラ
イン処理を実行している時に、ＣＰＵボード２−２には
オフライン処理を実行させることが考えられる。しかし
ながら、この場合もＣＰＵボード２−１で異常が発生し
た場合に、ＣＰＵボード２−２はオフライン処理を停止
し、オンライン処理プログラムをハードディスク４等か
らＣＰＵボード２−２の主記憶２３にローディングして
動作することになり、ＣＰＵボード２−１からＣＰＵボ
ード２−２への切替わりにかなりの時間を要するという
問題がある。
【０００５】そこで本発明は、この切替わりを短時間で
行うことができる二重化システムの高速切替装置を提供
することを課題とする。
行うことができる二重化システムの高速切替装置を提供
することを課題とする。
【０００６】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の高速切替装置では、常用系，予備系の
２つの中央処理装置（ＣＰＵボード２ａ−１，２ａ−２
など）を持ち、常時は常用系中央処理装置がオンライン
処理プログラムを、予備系中央処理装置がオフライン処
理プログラムを夫々実行し、常用系中央処理装置の異常
時には予備系中央処理装置が今までの常用系中央処理装
置に代わって、オンライン処理プログラムを実行する二
重化システムにおいて、前記の各中央処理装置は、オン
ライン処理プログラムが格納された第１の主記憶（２３
１など）と、オフライン処理プログラムが格納された第
２の主記憶（２３２など）と、第１，第２の主記憶を切
替え選択使用する手段（切替器２５など）とを備えるよ
うにする。
めに、請求項１の高速切替装置では、常用系，予備系の
２つの中央処理装置（ＣＰＵボード２ａ−１，２ａ−２
など）を持ち、常時は常用系中央処理装置がオンライン
処理プログラムを、予備系中央処理装置がオフライン処
理プログラムを夫々実行し、常用系中央処理装置の異常
時には予備系中央処理装置が今までの常用系中央処理装
置に代わって、オンライン処理プログラムを実行する二
重化システムにおいて、前記の各中央処理装置は、オン
ライン処理プログラムが格納された第１の主記憶（２３
１など）と、オフライン処理プログラムが格納された第
２の主記憶（２３２など）と、第１，第２の主記憶を切
替え選択使用する手段（切替器２５など）とを備えるよ
うにする。
【０００７】また、請求項２の高速切替装置では、請求
項１に記載の高速切替装置において、前記第１，第２の
主記憶を１つの主記憶内の２つの領域とする。
項１に記載の高速切替装置において、前記第１，第２の
主記憶を１つの主記憶内の２つの領域とする。
【０００８】
【作用】ＣＰＵボードに主記憶を２つ設け、それをＣＰ
Ｕボード内のプロセッサから切替えられるようにする。
ここでＣＰＵボード内に２つある主記憶の内、一方には
オフライン処理用プログラムを、もう一方にはオンライ
ン処理用プログラムを夫々予めローディングしておく。
これにより、ＣＰＵボードがオフライン処理中であって
も、主記憶を切替えることにより、直ちにオンライン処
理を実行することができる。
Ｕボード内のプロセッサから切替えられるようにする。
ここでＣＰＵボード内に２つある主記憶の内、一方には
オフライン処理用プログラムを、もう一方にはオンライ
ン処理用プログラムを夫々予めローディングしておく。
これにより、ＣＰＵボードがオフライン処理中であって
も、主記憶を切替えることにより、直ちにオンライン処
理を実行することができる。
【０００９】
【実施例】以下図１ないし図３に基づいて本発明の実施
例を説明する。図１は本発明の実施例としてのシステム
構成図で図４に対応する。図１において２ａ（２ａ−
１，２ａ−２）は、互いに同構成の新たなＣＰＵボード
である。このＣＰＵボード２ａ−１，２ａ−２において
は、図４のＣＰＵボード２−１，２−２に対し２３１，
２３２の２つの主記憶、並びにこの主記憶２３１，２３
２と内部バス２１との接続を、マイクロプロセッサ２２
が選択的に切替えるための切替器２５が設けられてい
る。
例を説明する。図１は本発明の実施例としてのシステム
構成図で図４に対応する。図１において２ａ（２ａ−
１，２ａ−２）は、互いに同構成の新たなＣＰＵボード
である。このＣＰＵボード２ａ−１，２ａ−２において
は、図４のＣＰＵボード２−１，２−２に対し２３１，
２３２の２つの主記憶、並びにこの主記憶２３１，２３
２と内部バス２１との接続を、マイクロプロセッサ２２
が選択的に切替えるための切替器２５が設けられてい
る。
【００１０】図２は切替器２５の第１の実施例としての
構成を示す。同図において切替制御レジスタ２５１は、
１ビットのフリップフロップであり、マイクロプロセッ
サ２２から設定が可能である。レジスタ２５１の出力
は、バッファ２５２〜２５５への制御用ゲート信号とし
て使用され、レジスタ２５１に“０”が設定されると、
バッファ２５２，２５３が選択され、チップセレクト信
号ＣＳ１，ライトイネーブル信号ＷＥ１が有効となり、
マイクロプロセッサ２２によって主記憶２３１がアクセ
スされる。
構成を示す。同図において切替制御レジスタ２５１は、
１ビットのフリップフロップであり、マイクロプロセッ
サ２２から設定が可能である。レジスタ２５１の出力
は、バッファ２５２〜２５５への制御用ゲート信号とし
て使用され、レジスタ２５１に“０”が設定されると、
バッファ２５２，２５３が選択され、チップセレクト信
号ＣＳ１，ライトイネーブル信号ＷＥ１が有効となり、
マイクロプロセッサ２２によって主記憶２３１がアクセ
スされる。
【００１１】但し、切替器２５への共通のチップセレク
ト端子ＣＳへは、マイクロプロセッサ２２からのチップ
セレクト信号が与えられ、同じく切替器２５への共通の
ライトイネーブル端子ＷＥへは、マイクロプロセッサ２
２からのライトイネーブル信号が与えられるものとす
る。また、レジスタ２５１に“１”が設定されると、バ
ッファ２５４，２５５が選択されて、チップセレクト信
号ＣＳ２，ライトイネーブル信号ＷＥ２が有効となるた
め、主記憶２３２がアクセスされることになる。
ト端子ＣＳへは、マイクロプロセッサ２２からのチップ
セレクト信号が与えられ、同じく切替器２５への共通の
ライトイネーブル端子ＷＥへは、マイクロプロセッサ２
２からのライトイネーブル信号が与えられるものとす
る。また、レジスタ２５１に“１”が設定されると、バ
ッファ２５４，２５５が選択されて、チップセレクト信
号ＣＳ２，ライトイネーブル信号ＷＥ２が有効となるた
め、主記憶２３２がアクセスされることになる。
【００１２】主記憶２３２に予めオンライン処理用プロ
グラムをローディングしておき、主記憶２３１には、オ
フライン処理用プログラムをローディングしておく。例
えばＣＰＵボード２ａ−２の切替器２５の切替制御レジ
スタ２５１には“０”を設定し、ＣＰＵボード２ａ−２
にはオフライン処理を実行させておくものとする。ま
た、ＣＰＵボード２ａ−１の切替器２５の切替制御レジ
スタ２５１には“１”を設定し、ＣＰＵボード２ａ−１
にはオンライン処理を実行させておくものとする。
グラムをローディングしておき、主記憶２３１には、オ
フライン処理用プログラムをローディングしておく。例
えばＣＰＵボード２ａ−２の切替器２５の切替制御レジ
スタ２５１には“０”を設定し、ＣＰＵボード２ａ−２
にはオフライン処理を実行させておくものとする。ま
た、ＣＰＵボード２ａ−１の切替器２５の切替制御レジ
スタ２５１には“１”を設定し、ＣＰＵボード２ａ−１
にはオンライン処理を実行させておくものとする。
【００１３】ここで、ＣＰＵボード２ａ−１で異常が発
生し、このことをＣＰＵボード２ａ−２のマイクロプロ
セッサ２２が検知した場合、このマイクロプロセッサ２
２は直ちにオフライン処理の停止処理を行い、自ボード
２ａ−２の切替制御レジスタ２５１に“１”を設定し、
アクセスできる主記憶を２３１から２３２に切替え、オ
ンライン処理プログラムを実行する。
生し、このことをＣＰＵボード２ａ−２のマイクロプロ
セッサ２２が検知した場合、このマイクロプロセッサ２
２は直ちにオフライン処理の停止処理を行い、自ボード
２ａ−２の切替制御レジスタ２５１に“１”を設定し、
アクセスできる主記憶を２３１から２３２に切替え、オ
ンライン処理プログラムを実行する。
【００１４】図３は切替器２５の第２の実施例としての
構成を示す。この場合、ＣＰＵボード２ａ−１，２ａ−
２内には主記憶は２３１のみが設けられる。図３におい
て、切替制御レジスタ２５１の出力は、主記憶のメモリ
ブロックのアドレスの最上位ビットに入力される。この
ため、切替制御レジスタ２５１に“０”を設定すると、
メモリブロックの上位半分がアクセス可能となり、レジ
スタ２５１に“１”を設定すると、下位半分がアクセス
可能となる。但し、マイクロプロセッサ２２から見たア
ドレスは、上位半分と下位半分は同じであり、主記憶が
２つあるように見える。
構成を示す。この場合、ＣＰＵボード２ａ−１，２ａ−
２内には主記憶は２３１のみが設けられる。図３におい
て、切替制御レジスタ２５１の出力は、主記憶のメモリ
ブロックのアドレスの最上位ビットに入力される。この
ため、切替制御レジスタ２５１に“０”を設定すると、
メモリブロックの上位半分がアクセス可能となり、レジ
スタ２５１に“１”を設定すると、下位半分がアクセス
可能となる。但し、マイクロプロセッサ２２から見たア
ドレスは、上位半分と下位半分は同じであり、主記憶が
２つあるように見える。
【００１５】
【発明の効果】本発明によれば、ＣＰＵボード内にオン
ライン処理プログラムを格納した主記憶と、オフライン
処理プログラムを格納した主記憶との２つの主記憶を設
け、それをＣＰＵボード内のマイクロプロセッサが切替
えてアクセスできるようにしたため、二重化システムに
おいて、常用系のＣＰＵボードでオンライン処理を実
行、予備系のＣＰＵボードでオフライン処理を実行中で
あっても、常用系ＣＰＵボードで異常があると、直ちに
予備系ＣＰＵボードにオンライン処理を行わせるように
切替えることができる。
ライン処理プログラムを格納した主記憶と、オフライン
処理プログラムを格納した主記憶との２つの主記憶を設
け、それをＣＰＵボード内のマイクロプロセッサが切替
えてアクセスできるようにしたため、二重化システムに
おいて、常用系のＣＰＵボードでオンライン処理を実
行、予備系のＣＰＵボードでオフライン処理を実行中で
あっても、常用系ＣＰＵボードで異常があると、直ちに
予備系ＣＰＵボードにオンライン処理を行わせるように
切替えることができる。
【図１】本発明の実施例としてのシステム構成図
【図２】図１の切替器の第１の実施例としての構成図
【図３】図１の切替器の第２の実施例としての構成図
【図４】図１に対応する従来のシステム構成図
１ システムバス ２ａ（２ａ−１，２ａ−２） ＣＰＵボード ３ ディスクコントローラ ４ ハードディスク ５ Ｉ／Ｏコントローラ ６ 通信コントローラ ２１ 内部バス ２２ マイクロプロセッサ（ＭＰＵ） ２４ バスインタフェース ２５ 切替器 ２３１，２３２ 主記憶 ２５１ 切替制御レジスタ ２５２〜２５５ バッファ
Claims (2)
- 【請求項１】常用系，予備系の２つの中央処理装置を持
ち、常時は常用系中央処理装置がオンライン処理プログ
ラムを、予備系中央処理装置がオフライン処理プログラ
ムを夫々実行し、常用系中央処理装置の異常時には予備
系中央処理装置が今までの常用系中央処理装置に代わっ
て、オンライン処理プログラムを実行する二重化システ
ムにおいて、 前記の各中央処理装置は、オンライン処理プログラムが
格納された第１の主記憶と、オフライン処理プログラム
が格納された第２の主記憶と、第１，第２の主記憶を切
替え選択使用する手段とを備えたことを特徴とする二重
化システムの高速切替装置。 - 【請求項２】請求項１に記載の高速切替装置において、
前記第１，第２の主記憶を１つの主記憶内の２つの領域
としたことを特徴とする二重化システムの高速切替装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276306A JPH07129524A (ja) | 1993-11-05 | 1993-11-05 | 二重化システムの高速切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276306A JPH07129524A (ja) | 1993-11-05 | 1993-11-05 | 二重化システムの高速切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129524A true JPH07129524A (ja) | 1995-05-19 |
Family
ID=17567620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276306A Pending JPH07129524A (ja) | 1993-11-05 | 1993-11-05 | 二重化システムの高速切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07129524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428756B1 (ko) * | 2001-08-31 | 2004-04-30 | 주식회사 현대시스콤 | 이중화로된 이동통신 제어국의 엠시피유보드 |
-
1993
- 1993-11-05 JP JP5276306A patent/JPH07129524A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428756B1 (ko) * | 2001-08-31 | 2004-04-30 | 주식회사 현대시스콤 | 이중화로된 이동통신 제어국의 엠시피유보드 |
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