KR20000018850A - 듀얼포트램의 엑세스장치 - Google Patents

듀얼포트램의 엑세스장치 Download PDF

Info

Publication number
KR20000018850A
KR20000018850A KR1019980036646A KR19980036646A KR20000018850A KR 20000018850 A KR20000018850 A KR 20000018850A KR 1019980036646 A KR1019980036646 A KR 1019980036646A KR 19980036646 A KR19980036646 A KR 19980036646A KR 20000018850 A KR20000018850 A KR 20000018850A
Authority
KR
South Korea
Prior art keywords
dual port
port ram
processor
data
access
Prior art date
Application number
KR1019980036646A
Other languages
English (en)
Inventor
윤여태
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980036646A priority Critical patent/KR20000018850A/ko
Publication of KR20000018850A publication Critical patent/KR20000018850A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5011—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals
    • G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Multi Processors (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 듀얼포트램의 엑세스장치에 관한 것으로, 듀얼포트램을 엑세스하는 양측의 프로세서 중 적어도 하나 이상의 프로세서에 읽기 및 쓰기데이터용 래치부와 어드레스용 래치부가 설치되어 어느 일측의 프로세서에 의해 미리 데이터가 엑세스되고 있을 때는 타측의 프로세서에 의한 읽기 및 쓰기데이터와 어드레스신호가 상기 읽기 및 쓰기데이터용 래치부와 어드레스용 래치부에 기억되었다가 상기 일측의 프로세서에 의한 데이터 엑세스가 종료되면 상기 어드레스용 래치부에 기억된 어드레스신호에 따라 상기 타측의 프로세서에 의해 해당 데이터가 엑세스됨으로써, 양측의 프로세서에 의해 듀얼포트램이 동시에 엑세스되어 데이터가 손실되는 사고가 미연에 방지됨은 물론, 양측의 프로세서가 서로의 플래그신호를 체크하는데 소요되는 지연시간이 없어 데이터의 엑세스속도가 향상될 수 있도록 한 것이다.

Description

듀얼포트램의 엑세스장치
본 발명은 듀얼포트램의 액세스장치에 관한 것으로서, 특히 양측의 프로세서에 의한 동시 엑세스사고를 방지하고 데이터의 엑세스속도를 향상시킬 수 있는 듀얼포트램의 액세스장치에 관한 것이다.
일반적으로, 듀얼포트램(Dual Port Read Only Memory; "DP-RAM")은 복수의 프로세스가 단일 램의 데이터를 공유할 수 있도록 데이터의 입출력포트가 한쌍으로 되어 있는 메모리소자이다.
이와 같은 듀얼포트램을 엑세스(Access)하기 위한 듀얼포트램의 엑세스장치는 도 1에 도시된 바와 같이, 제1 및 제2 프로세서(Processor; 10, 11)와 제1 및 제2 데이터버퍼부(Data Buffer; 20, 21)와 제1 및 제2 어드레스버퍼부(Address Buffer; 30, 31)와 제1 및 제2 듀얼포트램제어부(40, 41)와 제1 및 제2 플래그체크부(Flag-Checker; 50, 51)과 듀얼포트램(60)으로 구성된다.
도 1에 있어서, 상기 제1 및 제2 프로세서(10, 11)는 각각 듀얼포트램(60)에 대해 데이터를 읽고 쓰기 위한 엑세스제어신호 및 해당 데이터가 지정된 어드레스신호를 출력하며, 상기 제1 및 제2 데이터버퍼부(20, 21)는 버퍼링(Buffering)에 의해 상기 제1 및 제2 프로세서(10, 11)에 의해 읽고 쓰여지는 데이터의 입출력속도를 조절한다.
또한, 상기 제1 및 제2 어드레스버퍼부(30, 31)는 버퍼링에 의해 상기 제1 및 제2 프로세서(10, 11)에 의해 읽고 쓰여지는 데이터가 지정된 번지의 어드레스신호에 대한 입출력속도를 조절한다.
그리고, 상기 제1 및 제2 듀얼포트램제어부(40, 41)는 상기 제1 및 제2 프로세서(10, 11)로부터의 엑세스제어신호를 상기 듀얼포트램(60)으로 입력함과 더불어 상기 엑세스제어신호에 따라 각기 상대편의 플레그체크부로 플레그세트(Flag Set)신호 및 플레그클리어(Flag Clear)신호를 출력하고 자측 플레그체크부로부터의 체크플레그(Check Flag)신호에 따라 제1 및 제2 데이터버퍼부(20, 21) 및 제1 및 제2 어드레스버퍼부(30, 31)에 대한 버퍼제어(Buffer Control)를 수행한다.
또한, 상기 제1 및 제2 플레그체크부(50, 51)는 각기 상대편의 플레그체크부로부터 입력되는 플레그세트신호 및 플레그클리어신호에 따른 체크플레그신호를 발생하여 각각의 듀얼포트램제어부로 입력한다.
그리고, 듀얼포트램(60)은 제1 및 제2 프로세서(10, 11)로부터의 데이터엑세스제어신호 및 해당 데이터 번지의 어드레스신호에 따라 해당 데이터를 저장 및 독출한다.
상기와 같이 구성된 듀얼포트램 엑세스장치의 동작과정은 하기와 같다.
먼저, 제1 프로세서(10)에 의해 듀얼포트램(60)에 대한 데이터의 엑세스제어신호가 제1 듀얼포트램제어부(40)으로 출력됨과 더불어 해당 데이터 번지의 어드레스신호가 제1 어드레스버퍼부(30)로 출력되면, 상기 엑세스제어신호는 제1 듀얼포트램제어부(40)를 매개로 하고 상기 어드레스신호는 제1 어드레스버퍼부(30)를 매개로 듀얼포트램(60)으로 입력되어, 제1 프로세서(10)에 의한 듀얼포트램(60)의 데이터 엑세스가 수행된다.
이와 동시에, 상기 엑세스제어신호에 따라 상기 제1 듀얼포트램제어부(40)로부터 플레그세트신호가 제2 플레그체크부(51)로 출력되고, 이 제2 플레그체크부(51)로부터 상기 제1 듀얼포트램제어부(40)로부터의 플레그세트신호에 상응하는 체크플레그신호가 제2 듀얼포트램제어부(41)로 출력된다.
여기서, 상기 제2 플레그체크부(51)로부터의 체크플레그신호에 의해 상기 제2 듀얼포트램제어부(41)는 상대편 즉, 제1 프로세서(10)에 의해 듀얼포트램(60)이 엑세스 중임을 인식한다.
이때, 제2 듀얼포트램제어부(41)로부터 상대편의 프로세서가 엑세스중임을 알리는 제어신호가 제2 프로세서(11)의 데이터입력포트로 입력되고, 이 제2 듀얼포트램제어부(41)로부터의 제어신호에 따라 제2 프로세서(11)에 의한 엑세스 시도가 중단된다.
상기와 같이 제1 프로세서(10)가 엑세스 중일 때는 제2 듀얼포트램제어부(41)에 의해 제2 프로세서(11)의 엑세스 시도가 중지되므로, 제1 및 제 2 프로세서(10, 11)에 의해 듀얼포트램(60)이 동시에 엑세스됨에 따른 데이터의 충돌사고가 방지된다.
이후, 상기 제1 프로세서(10)에 의한 데이터의 엑세스가 종료되면 그에 상응하는 엑세스제어신호가 제1 듀얼포트램제어부(40)로 출력되고, 이 엑세스제어신호에 의해 상기 제1 듀얼포트램제어부(40)로부터 플레그클리어신호가 제2 플레그체크부(51)로 출력되고, 상기 제1 듀얼포트램제어부(40)로부터의 플레그클리어신호에 상응하는 체크플레그신호가 제2 플레그체크부(51)로부터 제2 듀얼포트램제어부(41)로 출력된다.
여기서, 상기 제2 플레그체크부(51)로부터의 체크플레그신호에 의해 상기 제2 듀얼포트램제어부(41)는 상대편 즉, 제1 프로세서(10)에 의한 듀얼포트램(60)의 엑세스가 종료되었음을 인식한다.
상기 인식결과에 의해 제2 듀얼포트램제어부(41)로부터 상대편 프로세서의 엑세스가 종료되었음을 알리는 제어신호가 제2 프로세서(11)의 데이터입력포트로 입력되고, 이 제2 듀얼포트램제어부(41)로부터의 제어신호에 의해 제2 프로세서(11)로부터 듀얼포트램(60)을 엑세스하기 위한 엑세스제어신호가 제2 듀얼포트램제어부(41)를 매개로 하고 해당 데이터 번지의 어드레스신호가 제2 어드레스버퍼부(31)를 매개로 하여 듀얼포트램(60)으로 입력됨으로써, 제2 프로세서(11)에 의한 듀얼포트램(60)의 엑세스가 수행된다.
그러나, 상술한 바와 같이 종래의 듀얼포트램 엑세스장치는, 양측에서 동시에 플레그세트신호를 체크할 경우 각 프로세서가 상대편의 엑세스상태를 인지하지 못하므로 양측의 프로세서에 의해 데이터가 동시에 엑세스되어 데이터가 손실되는 사고가 발생됨은 물론, 상대편의 플레그신호를 체크하기 위해 소요되는 지연시간에 의해 데이터의 엑세스속도가 느린 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 안출한 것으로, 양측의 프로세서 중 적어도 어느 일측은 타측에 의해 이미 데이터가 엑세스 중일 경우 자측에서 출력된 엑세스를 위한 데이터를 래치시킴으로써, 양측의 포트를 통해 듀얼포트램이 동시에 엑세스되는 사고와 플래그를 체크함에 따른 시간지연을 방지할 수 있는 듀얼포트램의 엑세스장치를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 듀얼포트램의 엑세스장치는, 듀얼포트램에 대해 각각 엑세스를 수행하는 양측의 프로세서로 구성된 듀얼포트램의 엑세스장치에 있어서, 상기 양측의 프로세서는, 적어도 어느 한쪽이 상기 듀얼포트램으로부터 사용중신호가 출력되면 엑세스를 시도하기 위한 데이터를 래치수단에 기억시켰다가 상기 사용중신호의 출력이 중단되면 상기 래치수단에 기억된 데이터에 따라 엑세스제어를 수행하는 듀얼포트램제어부를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래예에 따른 듀얼포트램의 엑세스장치에 대한 개략적인 블록구성도,
도 2는 본 발명의 바람직한 실시예에 의한 듀얼포트램의 엑세스장치에 대한 개략적인 블록구성도,
도 3의 (a) 내지 (f) 및 도 4의 (a) 내지 (f)는 도 2에 도시된 주요 구성부의 동작을 설명하기 위한 타임챠트.
<도면의 주요 부분에 대한 부호의 설명>
110: 제1 프로세서 111: 제2 프로세서
120: 데이터버퍼부 130: 읽기데이터래치부
140: 쓰기데이터래치부 150: 어드레스버퍼부
160: 어드레스래치부 170, 171: 듀얼포트램제어부
180: 듀얼포트램
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 의한 듀얼포트램의 엑세스장치에 대한 개략적인 블록구성도로서, 동도면을 참조하면 알 수 있듯이, 본 발명에 따른 듀얼포트램의 엑세스장치는, 제1 및 제2 프로세서(110, 111)와 데이터버퍼부(120)와 읽기데이터래치부(130)와 쓰기데이터래치부(140)와 어드레스버퍼부(150)와 어드레스래치부(160)와 제1 및 제2 듀얼포트램제어부(170, 171)와 듀얼포트램(180)으로 구성된다.
도 2에 있어서, 상기 제1 및 제2 프로세서(110, 111)는 각각 듀얼포트램(180)에 대해 데이터를 읽고 쓰기 위한 엑세스제어신호(RD, WR) 및 해당 메모리소자를 선택하기 위한 칩선택신호(CS)를 출력하며, 해당 데이터 번지의 어드레스신호를 출력하는데, 이 중 상기 제1 프로세서(110)는 듀얼포트램(180)으로부터 사용중 신호(Busy Signal; Busy-1)가 입력되면 엑세스를 중단하는 웨이트(Wait) 기능을 구비하고 있으며, 상기 데이터버퍼부(120)는 버퍼링에 의해 상기 제1 프로세서(110)에 의해 읽고 쓰여지는 듀얼포트램(180)에 대한 데이터의 입출력속도를 조절한다.
그리고, 읽기데이터래치부(130)는 제2 프로세서(111)에 의해 듀얼포트램(180)으로부터 읽기(Read)되는 데이터를 후술될 제2 듀얼포트램제어부(171)의 제어에 의해 래치(Latch)시키며, 쓰기데이터래치부(140)는 제2 프로세서(111)에 의해 듀얼포트램(180)으로 쓰기(Write)되는 데이터를 후술될 제2 듀얼포트램제어부(171)의 제어에 의해 래치시킨다.
또한, 상기 어드레스버퍼부(150)는 상기 제1 프로세서(110)에 의해 읽고 쓰여지는 듀얼포트램(180)에 대한 데이터를 지정한 번지의 어드레스신호의 입출력속도를 조절한다.
그리고, 상기 어드레스래치부(160)는 상기 제2 프로세서(111)에 의해 읽고 쓰여지는 듀얼포트램(180)에 대한 데이터가 지정된 어드레스신호를 제2 듀얼포트램제어부(171)의 제어에 의해 래치시킨다.
또한, 상기 제1 듀얼포트램제어부(160)는 상기 제1 프로세서(110)로부터의 엑세스제어신호를 상기 듀얼포트램(170)으로 입력하는 한편, 제1 데이터버퍼부(120) 및 제1 어드레스버퍼부(150)에 대한 버퍼제어를 수행한다.
그리고, 상기 제2 듀얼포트램제어부(171)는 제2 프로세서(111)로부터 엑세스제어신호(RD-2, WR-2)가 출력되면 상기 제2 프로세서(111)로부터 출력되는 어드레스신호가 래치되도록 어드레스래치부(160)를 제어하는 한편, 듀얼포트램(180)으로부터 사용중신호(BUSY-2)가 출력되면 제2 프로세서(111)에 의해 읽고 쓰여지는 데이터가 래치되도록 읽기데이터래치부(130) 및 쓰기데이터래치부(140)를 제어한다.
또한, 듀얼포트램(180)은 상기 제1 및 제2 프로세서(110, 111)로부터의 데이터엑세스제어신호 및 해당 데이터를 지정한 번지의 어드레스신호에 따라 해당 데이터를 저장 및 독출한다.
도 3의 (a) 내지 (f) 및 도 4의 (a) 내지 (f)는 도 2에 도시된 주요 구성부의 동작을 설명하기 위한 타임챠트로서, 도 3의 (a) 내지 (f)는 제1 프로세서(110)에 의해 듀얼포트램(180)이 엑세스되고 있는 중에 제2 프로세서(111)에 의해 쓰기제어가 수행되는 경우의 주요 구성부에 대한 동작상태를 설명하기 위한 타임챠트이고, 도 4의 (a) 내지 (f)는 제1 프로세서(110)에 의해 듀얼포트램이 엑세스되고 있는 중에 제2 프로세서(111)에 의해 읽기제어가 수행되는 경우의 주요 구성부에 대한 동작상태를 설명하기 위한 타임챠트인데, 도시된 각 신호는 로우레벨(Low-Lebel)에서 활성화(Activity)되는 신호이다.
상기와 같이 구성된 본 발명의 동작예를 도 2 내지 도 4를 참조하여 설명하기로 한다.
먼저, 소정의 전원공급수단으로부터 전원이 공급되면, 제1 및 제2 프로세서(110, 111)와 제1 및 제2 듀얼포트램제어부(170, 171)와 듀얼포트램(180)을 비롯한 각 구성부가 초기화된다.
이때, 제1 프로세서(110)로부터 듀얼포트램(180)에 대한 엑세스제어신호 즉, 읽기제어신호(RD-1) 및 쓰기제어신호(WR-1)가 출력됨과 더불어 해당 데이터를 지정한 어드레스신호가 출력되면, 상기 엑세스제어신호는 제1 듀얼포트램제어부(170)를 매개로 하고 상기 어드레스신호는 어드레스버퍼부(150)를 매개로 하여 듀얼포트램(180)으로 입력되어 이 듀얼포트램(180)에 의해 해당 데이터의 엑세스가 수행된다.
여기서, 상기 제1 프로세서(110)로부터 출력된 어드레스신호와 동일번지의 데이터가 이미 제2 프로세서(111)에 의해 엑세스되고 있는 경우에는 듀얼포트램(180)으로부터 사용중신호(BUSY-1)가 출력되어 제1 프로세서(110)로 입력된다.
상기 듀얼포트램(180)으로부터의 사용중신호(BUSY-1)에 의해 상기 제1 프로세서(110)는 웨이트모드로 전환하여 엑세스를 잠시 중단하고 있다가, 듀얼포트램(180)으로부터 사용중신호(BUSY-1)의 입력이 중단되면 제1 프로세서(110)는 상기 웨이트모드 이전에 엑세스를 시도하였던 동일 번지의 데이터를 듀얼포트램(180)으로부터 엑세스한다.
만약, 상기와 같이 제1 프로세서(110)에 의해 듀얼포트램(180)에 대한 엑세스가 수행되고 있는 도중에, 상기 제1 프로세서(110)의 엑세스 어드레스와 동일한 어드레스에 대해 제2 프로세서(111)가 쓰기제어를 수행하는 경우의 동작과정은 다음과 같다.
제2 프로세서(111)로부터 쓰기제어신호(WR-2) 및 듀얼포트램(180)을 선택하는 칩선택신호(CS-2)가 제2 듀얼포트램제어부(171)로 출력됨과 더불어 상기 제1 프로세서(110)에 의한 엑세스 어드레스와 동일한 번지의 어드레스신호가 어드레스래치부(160)로 출력되고 쓰기데이터가 쓰기데이터래치부(140)로 출력된다.
상기 제2 프로세서(111)로부터의 쓰기제어신호(WR-2)는 제2 듀얼포트램제어부(171)를 통해 쓰기데이터래치부(140)와 어드레스래치부(160) 및 듀얼포트램(180)으로 신호지연에 따른 소정의 시간차에 따라 각각 입력되고(도 3의 (a) 및 (d) 참조), 상기 제2 프로세서(111)로부터의 칩선택신호(CS-2)는 제2 듀얼포트램제어부(171)를 통해 듀얼포트램(180)으로 입력된다(도 3의 (c) 참조).
이때, 어드레스래치부(160)로 상기 쓰기제어신호(WR-2)가 입력됨에 따라 상기 제2 프로세서(111)로부터 출력된 어드레스신호는 어드레스래치부(160)에서 래치되어 연속적으로 듀얼포트램(180)으로 입력된다(도 3의 (b) 참조).
이와 더불어, 쓰기데이터래치부(140)로 쓰기제어신호(WR-2)가 입력됨에 따라 상기 제2 프로세서(111)로부터 출력된 쓰기데이터는 쓰기데이터래치부(140)에서 기억되고 듀얼포트램(180)으로는 입력되지 않는다(도 3의 (f) 참조).
그리고, 듀얼포트램(180)에서는 제1 프로세서(110)에 의해 동일번지의 데이터가 엑세스되고 있는 도중에 제2 프로세서(111)로부터 쓰기제어신호(WR-2)와 어드레스신호 및 칩선택신호(CS-2)가 입력됨에 따라 사용중신호(BUSY-2)신호가 출력된다(도 3의 (e) 참조).
듀얼포트램(180)으로부터 상기 사용중신호(BUSY-2)가 출력되어 제2 듀얼포트램제어부(171)로 입력됨에 따라 이 제2 듀얼포트램제어부(171)를 통한 쓰기제어신호(WR-2) 및 칩선택신호(CS-2)의 출력이 지속되어 듀얼포트램(180)으로 입력된다(도 3의 (c)와 (d) 및 (e) 참조).
소정시간이 경과된 후 제1 프로세서(110)에 의한 데이터 엑세스가 종료되어 듀얼포트램(180)으로부터 사용중신호(BUSY-2)의 출력이 중단되면, 제2 듀얼포트램제어부(171)로부터의 쓰기제어신호(WR-2) 및 칩선택신호(CS-2)의 출력이 소정시간 동안 연장되었다가 중단되는데(도 3의 (c)와 (d) 및 (e) 참조), 이때, 쓰기데이터래치부(140)에서 기억되어 있던 쓰기데이터가 듀얼포트램(180)으로 입력되어 해당 어드레스에 따라 저장된다.
한편, 상기와 같이 제1 프로세서(110)에 의해 듀얼포트램(180)에 대한 엑세스가 수행되고 있는 도중에, 상기 제1 프로세서(110)의 엑세스 어드레스와 동일한 어드레스에 대해 제2 프로세서(111)가 읽기제어를 수행하는 경우의 동작과정은 다음과 같다.
단, 상기 제1 프로세서(110)에 의한 듀얼포트램(180)의 엑세스가 수행되기 이전에 제2 프로세서(111)에 의해 읽기제어가 수행되었던 것으로 가정한다.
제2 프로세서(111)로부터 읽기제어신호(RD-2) 및 듀얼포트램(180)을 선택하는 칩선택신호(CS-2)가 제2 듀얼포트램제어부(171)로 출력됨과 더불어 상기 제1 프로세서(110)에 의한 엑세스 어드레스와 동일한 번지의 어드레스신호가 어드레스래치부(160)로 출력된다.
이때, 상기 제2 프로세서(111)로부터 출력된 읽기제어신호(RD-2)는 제2 듀얼포트램제어부(171)를 통해 읽기데이터래치부(130)로 입력되고, 상기 읽기제어신호(RD-2)의 입력에 따라 그 이전에 듀얼포트램(180)으로부터 읽어오던 읽기데이터가 읽기데이터래치부(130)에 래치되어 기억되고, 제2 프로세서(111)로는 입력되지 않는다(도 4의 (f) 참조).
그와 더불어, 상기 제2 프로세서(111)로부터의 읽기제어신호(RD-2)는 제2 듀얼포트램제어부(171)를 통해 읽기데이터래치부(130)와 어드레스래치부(160) 및 듀얼포트램(180)으로 신호지연에 따른 소정의 시간차에 따라 각각 입력되고(도 4의 (a) 및 (d) 참조), 상기 제2 프로세서(111)로부터의 칩선택신호(CS-2)는 제2 듀얼포트램제어부(171)를 통해 듀얼포트램(180)으로 입력된다(도 4의 (c) 참조).
이때, 어드레스래치부(160)로 상기 읽기제어신호(RD-2)가 입력됨에 따라 상기 제2 프로세서(111)로부터 출력된 어드레스신호는 어드레스래치부(160)에서 래치되어 연속적으로 듀얼포트램(180)으로 입력된다(도 4의 (b) 참조).
그리고, 듀얼포트램(180)에서는 제1 프로세서(110)에 의해 동일번지의 데이터가 엑세스되고 있는 도중에 제2 프로세서(111)로부터 읽기제어신호(RD-2)와 어드레스신호 및 칩선택신호(CS-2)가 입력됨에 따라 사용중신호(BUSY-2)가 출력된다(도 4의 (e) 참조).
상기 듀얼포트램(180)으로부터 상기 사용중신호(BUSY-2)가 출력되어 제2 듀얼포트램제어부(171)로 입력됨에 따라 이 제2 듀얼포트램제어부(171)를 통한 읽기제어신호(RD-2) 및 칩선택신호(CS-2)의 출력이 지속되어 듀얼포트램(180)으로 입력된다(도 4의 (c)와 (d) 및 (e) 참조).
이때, 제2 프로세서(111)로부터 읽기제어신호의 출력이 중단되면 제2 듀얼포트램제어부(171)로부터 읽기데이터래치부(130)에 대한 읽기제어신호의 입력이 중단되고, 이에 따라 이전에 듀얼포트램(180)으로부터 읽어들여 읽기데이터래치부(171)에 기억되어 있던 읽기데이터가 읽기데이터래치부(171)로부터 제2 프로세서(111)로 입력된다.
소정시간이 경과된 후 제1 프로세서(110)에 의한 데이터 엑세스가 종료되어 듀얼포트램(180)으로부터 사용중신호(BUSY-2)의 출력이 중단되면, 제2 듀얼포트램제어부(171)로부터의 읽기제어신호(RD-2) 및 칩선택신호(CS-2)의 출력이 소정시간 동안 연장되었다가 중단되는데(도 4의 (c)와 (d) 및 (e) 참조), 이때, 현재 어드레스래치부(160)로부터 출력되는 어드레스신호에 상응하는 번지의 새로운 읽기데이터가 듀얼포트램(180)으로부터 출력되어 읽기데이터래치부(130)에 저장된다.
상기 읽기데이터래치부(130)에 저장된 읽기데이터는 제2 프로세서(111)에 의해 다음 번지의 데이터에 대한 읽기제어가 수행될 때 제2 프로세서(111)로 입력된다.
즉, 본 발명은 듀얼포트램을 엑세스하는 양측의 프로세서 중 적어도 하나 이상의 프로세서에 읽기 및 쓰기데이터용 래치부와 어드레스용 래치부가 설치되어 어느 일측의 프로세서에 의해 미리 데이터가 엑세스되고 있을 때는 타측의 프로세서에 의한 읽기 및 쓰기데이터와 어드레스신호가 상기 읽기 및 쓰기데이터용 래치부와 어드레스용 래치부에 기억되었되고 상기 일측의 프로세서에 의한 데이터 엑세스가 종료되면 상기 어드레스용 래치부에 기억된 어드레스신호에 따라 상기 타측의 프로세서에 의해 해당 데이터가 엑세스됨으로써, 양측의 프로세서에 의해 듀얼포트램이 동시에 엑세스되어 데이터가 손실되는 사고가 미연에 방지됨은 물론, 양측의 프로세서가 서로의 플래그신호를 체크하는데 소요되는 지연시간이 없어 데이터의 엑세스속도가 향상될 수 있도록 한 것이다.
한편, 본 발명의 다른 실시예에 따르면, 듀얼포트램을 엑세스하는 양측의 프로세서에 모두 읽기데이터래치부와 쓰기데이터래치부 및 어드레스래치부를 각각 설치하여 구성할 수 있다.
다른 한편, 본 발명의 실시예들에서는, 듀얼포트램을 엑세스하는 양측의 프로세서에 대해 설명하였는데, 이 양측의 프로세서는, 단지 한쌍의 프로세서를 의미하는 것은 아니며, 듀얼포트램에 연결된 적어도 2이상의 프로세서 중에서 듀얼포트램에 대해 엑세스를 시도하는 소정의 프로세서들을 의미하는 것이다.
상술한 바와 같이 본 발명에 따르면, 듀얼포트램을 엑세스하는 양측의 프로세서 중 일측의 프로세서에 의해 미리 데이터가 엑세스되고 있는 상태에서 타측의 프로세서에 의해 데이터의 엑세스제어가 시도되는 경우에 타측의 엑세스 데이터가 래치부에 기억되었다가 상기 일측의 프로세서에 의한 엑세스가 종료되면 상기 래치부에 기억된 데이터에 따라 상기 타측의 프로세서에 의한 엑세스가 수행되기 때문에, 듀얼포트램을 통한 양측의 동시 엑세스에 의해 데이터가 손실되는 사고가 미연에 방지되는 효과가 있다.
또한, 본 발명에 따르면, 듀얼포트램으로부터 출력되는 사용중신호에 의해 나중에 엑세스를 시동하는 프로세서 측의 듀얼포트램에 대한 엑세스가 자동적으로 중단되기 때문에, 양측의 프로세서가 각기 상대편의 엑세스상태를 감지하기 위해 서로 상대편의 플레그신호를 체크하지 않아도 되어 이에 소요되는 지연시간이 발생되지 않으므로 데이터에 대한 엑세스속도가 향상되는 효과가 있다.

Claims (4)

  1. 듀얼포트램에 대해 각각 엑세스를 수행하는 양측의 프로세서로 구성된 듀얼포트램의 엑세스장치에 있어서,
    상기 양측의 프로세서는, 적어도 어느 한쪽이 상기 듀얼포트램으로부터 사용중신호가 출력되면 엑세스를 시도하기 위한 데이터를 래치수단에 기억시켰다가 상기 사용중신호의 출력이 중단되면 상기 래치수단에 기억된 데이터에 따라 엑세스제어를 수행하는 듀얼포트램제어부를 포함하여 구성된 것을 특징으로 하는 듀얼포트램의 엑세스장치.
  2. 제 1 항에 있어서, 상기 양측의 프로세서 중 상기 래치수단 및 상기 듀얼포트램제어부를 구비한 프로세서의 상대편 프로세서는, 상기 듀얼포트램으로부터 사용중신호가 출력되면 이 사용중신호의 출력이 중단될 때까지 데이터에 대한 엑세스를 자체적으로 일시 중단하는 웨이트기능을 갖는 것을 특징으로 하는 듀얼포트램의 엑세스장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 래치수단은,
    상기 듀얼포트램제어부의 제어에 따라 상기 듀얼포트램으로부터 읽어들이는 소정의 읽기데이터를 래치시키는 읽기데이터래치부와,
    상기 듀얼포트램제어부의 제어에 따라 상기 듀얼포트램에 저장하기 위한 소정의 쓰기데이터를 래치시키는 쓰기데이터래치부 및,
    상기 듀얼포트램제어부의 제어에 따라 상기 읽기데이터 및 상기 쓰기데이터의 번지를 지정한 어드레스신호를 래치시키는 어드레스래치부로 구성된 것을 특징으로 하는 듀얼포트램의 엑세스장치.
  4. 제 3 항에 있어서, 상기 듀얼포트램제어부는,
    상기 듀얼포트램으로부터 출력되는 사용중신호에 따라 해당 프로세서에서 출력되는 읽기 및 쓰기제어신호 등을 소정시간동안 지속시켜 상기 듀얼포트램으로 입력하는 것을 특징으로 하는 듀얼포트램의 엑세스장치.
KR1019980036646A 1998-09-05 1998-09-05 듀얼포트램의 엑세스장치 KR20000018850A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980036646A KR20000018850A (ko) 1998-09-05 1998-09-05 듀얼포트램의 엑세스장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980036646A KR20000018850A (ko) 1998-09-05 1998-09-05 듀얼포트램의 엑세스장치

Publications (1)

Publication Number Publication Date
KR20000018850A true KR20000018850A (ko) 2000-04-06

Family

ID=19549711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980036646A KR20000018850A (ko) 1998-09-05 1998-09-05 듀얼포트램의 엑세스장치

Country Status (1)

Country Link
KR (1) KR20000018850A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360265B1 (ko) * 2000-10-14 2002-11-09 엘지전자 주식회사 듀얼포트 램의 제어회로
KR100421168B1 (ko) * 2001-09-06 2004-03-04 삼성전자주식회사 프로세서들간 데이터 처리 시스템에서 송신 데이터 처리방법
KR20080063589A (ko) * 2007-01-02 2008-07-07 삼성전자주식회사 듀얼 씨피유 시스템에서 화면출력을 제어하는 장치 및 방법
KR100877972B1 (ko) * 2007-04-27 2009-01-13 엠텍비젼 주식회사 프로세서 사이에 데이터를 직접 전달하는 듀얼 포트 메모리및 데이터 직접 전달 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360265B1 (ko) * 2000-10-14 2002-11-09 엘지전자 주식회사 듀얼포트 램의 제어회로
KR100421168B1 (ko) * 2001-09-06 2004-03-04 삼성전자주식회사 프로세서들간 데이터 처리 시스템에서 송신 데이터 처리방법
KR20080063589A (ko) * 2007-01-02 2008-07-07 삼성전자주식회사 듀얼 씨피유 시스템에서 화면출력을 제어하는 장치 및 방법
KR100877972B1 (ko) * 2007-04-27 2009-01-13 엠텍비젼 주식회사 프로세서 사이에 데이터를 직접 전달하는 듀얼 포트 메모리및 데이터 직접 전달 방법

Similar Documents

Publication Publication Date Title
KR930016885A (ko) 컴퓨터 시스템 및 입력/출력 장치와 중앙처리장치간의 중재방법
US20030043681A1 (en) Dram active termination control
KR20000018850A (ko) 듀얼포트램의 엑세스장치
KR100353448B1 (ko) 공유메모리 제어장치 및 방법
KR910008419B1 (ko) 공통 메모리 억쎄스방식
KR970011684B1 (ko) Cdma 이동통신 제어국의 보코더/셀렉터 내에서의 이중포트램 통신을 위한 제어회로
KR20000026338A (ko) Arm 중앙처리장치를 내장한 마이크로 컨트롤러의 버스제어방법
JP2882202B2 (ja) マルチポートアクセス制御回路
JPS63217444A (ja) 多重ポ−トメモリ
JPH064398A (ja) 情報処理装置
KR860003535Y1 (ko) 듀얼 포트(Dual Port)를 가지는 제어 논리회로
KR930006234B1 (ko) 이중화된 프로세서에서의 데이타 전송장치
KR0127559Y1 (ko) 버퍼를 이용한 메모리 엑세스 장치
JPH11232180A (ja) データ処理装置
JPH0391191A (ja) マルチポートメモリ
JPH07129524A (ja) 二重化システムの高速切替装置
JP2884620B2 (ja) ディジタル画像処理装置
KR970008526B1 (ko) 시스템간의 데이타 공유를 위한 인터페이스 장치
KR930000670B1 (ko) 메인 cpu와 서브 cpu의 공용램 인터페이스 회로
JPH0371353A (ja) データ処理装置
JPH0293971A (ja) メモリアクセス回路
KR20000005448U (ko) 프로세서 이중화 시스템
JPH05334234A (ja) 高速ｄｍａ転送装置
JPH0728990A (ja) グラフィックスメモリアクセス回路
JPH0711795B2 (ja) 入出力装置の二重化方式

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application