JPH02503485A - 多目的メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多　　目　　的　メ　　モ　　リ 技術分野 本発明は、一般にはプロセッサに関し、特に、データプロセッサのメモリに関す る。

発明の背景 今日の代表的なプロセッサは、利便性及びブロモ・ンサの性能を向上させるため に提供された特殊目的を有している。この種のメモリには、プロセッサの中央処 理ユニット（ＣＰＵ）による、システム立ち上げ時あるいはセット時の実行が、 ＣＰＵを自動的に６期化するようなブートプログラムをストアしているブートメ モリー通常、リードオンメモリ（ＲＯＭ）である−１及び、通常のプロセッサ動 作の間に、ＣＰＵとプロセッサの主にオンラインメモリとの間でやりとりされる 情報−具体的にはデータ及びインストラクションの一方あるいは双方−に対する 高速ノくツファとして機能するキャッシニメモリーランダムアクセスメモリ（Ｒ Ａ　Ｍ　）として実現される−が含まれる。

このようなメモリを実現するために用いられるスレーブ配置（イスはプロセッサ のコストを増加させ、さらに、回路基板空間の大きな部分を占める。後者は、プ ロセッサ全体が単一の回路基板上に実現される。シングルボードプロセッサの場 合に特に深刻な問題となる。この種のプロセッサにおいては、前述のような特殊 目的メモリを備えることは、原理的に、ある別なプロセッサ能力を犠牲にするこ とによってのみなされる。なぜなら、双方を実現するために必要となる回路構成 を可能とする回路基板空間が得られないからである。

従って、従来技術においては、プロセッサのコストを最小にし、占有する回路基 板空間を最小にするために、最小個数のメモリデバイスで、プロセッサにおける 特殊目的メモリ機能を実現することが問題となっている。

発明の概要 本発明は、従来技術に係る前述の、及びその他の問題点の解決を志向するもので ある。本発明に従って、異なった時点で相異なった特殊目的メモリとして機能す るメモリが実現される。制御装置により、当該メモリは、ある時点においては第 ２機能を排除して第１機能を実行し、別な時点では第１機能を排除して第２機能 を実行するようにされている。詳細に述べれば、プロセッサ等の装置が、プロセ シングユニット、当該プロセシングユニットに接続されたメモリ、及び、当該メ モリに接続され、当該メモリに選択的に（ａ）ある場合には、当該プロセシング ユニットによって初期化の際に実行されるブートプログラムをストアさせ、（ｂ ）別な場合には、通常の動作の間に、当該プロセシングユニットと他のメモリと の間でやりとりされる情報のバッファとして機能させる装置、を有している。当 該装置は、さらに、当該メモリがブートメモリとして機能している場合に、ブー トプログラムを当該メモリ内へのストアを実現する手段を有している。具体的に は、当該装置は、当該ブロシングユニット及びメモリが１プロセツサのパーツで あり、当該ブートプログラムストア手段が他のプロセッサであるようなマルチプ ロセッサである。

本発明に係るメモリは異なった時点で相異なった機能を実行するために、各々の 機能を実現するために個別のメモリデバイスがシステム内に含まれる必要はない 。と言うよりは、これらの機能は、全て同一のメモリデバイスに実現される。有 利なことには、余分なメモリデバイスを除去したことにより、システムコストが 低下し、メモリデバイスによって占有される回路基板領域が減少する。

本発明の上述の、及びその他の利点及び特徴は、本発明の具体例に係る以下の記 述及び添付図面より明らかとなる。

図面の簡単な説明 第１図は、本発明の具体例を有するプロセシングシステムのブロック図；及び、 第２図は、第１図のマスタープロセッサの初期化動作の関連する部分を示した流 れ図である。

詳細な説明 第１図は、マルチプロセッサシステムを示している。このシステムは、具体的に は、第２プロセツサを接続することによってマスター−スレーブ配置をとるよう に拡張された、エイ・ティー・アンド・ティー（ＡＴ＆Ｔ）社製の３Ｂ２／６０ ０コンピユータである。３　Ｂ　２／６００コンピ二−タの元来のプロセッサは 、第１図に示されたシステムのマスタープロセッサ１２０として機能する。付加 された第２プロセツサは、スレーブプロセッサ１１０として機能する。プロセッ サ１１０は、具体的には、実質的に以下に記述されているように修正された、プ ロセッサ１２０の複製である。

スレーブプロセッサ１１０は、３Ｂ２／６００コンビニータのシステムバス１０ ０の入／出力（Ｉ　１０）スロットに接続されている。

さらに、主オンラインメモリ１０９及びディスク等のＩ１０サブシステム１０８ が、システムバス１００の他のスロットに接続されている。バス１００は通信の ためにユニット１０Ｂ−１１０をマスタープロセッサに接続している。

システムバス１００には、アドレスバス１０１、データバス１０２、ボード選択 ライン１０３、及びシステムリセットライン１０４が含まれる。

スレーブプロセッサ１１０は、中央処理ユニット（ＣＰＵ）及び管理ユニット（ ＭＭＵ）ｉｌｌを有している。具体的には、ＣＰＵ／ＭＭ−Ｕｌｌｌは、ＷＥ３ ２１００マイクロプロセッサチップセットよりなる。ＣＰＵ／ＭＭＵＩＩＩは、 双方向３ステートバツフア１１２及び１１３を介して、それぞれｑドレスバス１ ０１及びデータバス１０２に接続されている。データライン１４２はＣＰＵ／Ｍ ＭＵＩＩＩをバッファ１１３へ接続し、アドレスライン１４１はＣＰＵ／ＭＭＵ １１１をバッファ１１２へ接続している。バッフｙ　１１２及び１１３はインタ ーフェースコントローラ１１４の制御下にあり、当該インターフェースコントロ ーラは、スレーブプロセッサ１１０に係るボード選択ライン１０３のうちの１つ 、及び保証ライン１４７を介してＣＰＵ／ＭＭＵＩＩＩへ接続されている。

スレーブプロセッサ１１０は、さらに、制御ステータスレジスタ（Ｃ５Ｒ）１１ ５を有している。Ｃ３Ｒ１１５は、スレーブプロセッサ１１０に係るボード選択 ライン１０３のうちの１つに接続されており、さらに、システムリセットライン １０４、データライン１４２、アドレスライン１４１、リセット要求ライン１４ ４、バス要求ライン１４６、及びキャッシュオンライン１４ｇに接続されている 。ライン１４４及び１４６は、Ｃ５Ｒ１１５をＣＰＵ／ＭＭＵＩＩＩと接続して いる。

スレーブプロセッサ１１０は、さらに、スタティックランダムアクセスメモリ（ ＳＲＡＭ）アレー１１９を有している。ＳＲＡＭｌｌ９は、アドレスライン１４ １及びデータライン１４２に接続されている。ＳＲＡＭアレー１１９は、リード ／ライト（ＲＷ）ストローブライン１４９を介してキャッシュコントローラ１１ ７によって制御されている。

その名が示すように、キャッシュコントローラ１１７は、ＳＲＡＭアレー１１９ をキャッシュメモリとして機能させる。ロジック的にはキャッシュコントローラ １１７（”２つのコントローラ部１３１及び１３２に分割されており、各々相異 なった時点でアクティブとなり、各々ＳＲＡＭアレー１１９を相異なったモード で動作させる。

コントローラ部１３２はアレー１１９を、従来技術に係るキャッシュメモリモー ドで、ＣＰＵ／ＭＭＵＩＩＩとメインメモリ１０９との間でやりとりされる情報 をバッファリングするための、仮想アドレス／データキャッシュメモリとして動 作させる。コントロール部１３２には、アレー１１９に係る、従来技術に係るタ グメモリ１１Ｂが、その動作を補佐するものとして接続されている。タグメモリ １１Ｂは、さらに、アドレスライン１４１にも接続されている。コントローラ部 １＄１は、アレー１１９を“診断２モードで動作させる。当該モードにおいては 、アレー１１９の個別のメモリロケーションがアドレス指定されリードあるいは ライト動作が行われる。コントロール部１３１には、従来技術に係るアドレスデ コーダ１１Ｂが、その動作を補うものとして備えられている。デコーダ１１Ｂは 、ＳＲＡＭ選択ライン１５０によってコントロール部１３１へ、ＣＳＲ選択ライ ン１５１によってＣ３Ｒ１１５へ、それぞれ接続されており、アドレスライン１ ４１へも接続されている。２つのフントロール部１３１及び１３２のいずれがア クティブであってアレー１１９を制御しているか、すなわち、アレー１１９がい ずれのモードで動作しているかの選択は、Ｃ３Ｒ１１５によってキャッシュオン ライン１４８を介してなされる。

本発明の理解に関する、第１図のシステムの動作に係る側面は、以下に第２図に 関連して記述される。

システムの立ち上げあるいは再初期化に際しては、マスタープロセッサ１２０が 、システムリセットライン１０４にパルスを出力（瞬間的にアサート）する（ス テップ２００）。当該動作により、Ｃ５Ｒ１１５のリセットビット及びホールト ビットがセットされる。

ホールトビットがセットされると、Ｃ５Ｒ１１５はバス要求ライン１４Ｂをアサ ートする。リセットビットがセットされると、Ｃ５Ｒ１１５はリセット要求ライ ン１４４をアサートする。

ＣＰ　Ｕ、／ＭＭＵＩＩＩは、リセット要求ライン１４４がアサートされたこと に応答して、Ｃ５Ｒ１１５内のあるビット、特にリセットビット及びキャッシュ オンビットのクリアを含む、スレーブプロセッサ１１０のリセットを行なう。リ セットビット及びキャッシュオンビットがクリアされることにより、Ｃ５Ｒ１１ ５は、リセット要求ライン１４Ｂ及びキャッシュオンライン１４ｇのアサートを 終了する。ＣＰＵ／ＭＭＵＩＩＩは、アドレス及びデータライン１４１及び１４ ２へのアクセスに対する最優先要求を示す、バス要求ライン１４Ｂ上の要求信号 に応答して、保証ライン１４７をアサートし、それ以降の動作を停止する。その 後、ＣＰＵ／ＭＭＵＩＩＩは、バス要求ライン１４４のナサートが終了するのを 待機する。

システムリセットライン１０４を瞬間的にアサートした後、マスタープロセッサ １２０は、ＣＰＵ／ＭＭＵＩＩＩを初期化するためのブートプログラムをメイン メモリ１０９あるいはＩ１０サブシステム１０Ｂの２次メモリーディスク−から 回復しくステップ２０１）、当該プログラムをＳＲＡＭ１１９にストアする（ス テップ２０２）。

具体的には、以下に記されているように行われる。

マスタープロセッサ１２０は、ブートプログラムインストラクションをメモリか ら回復した後、スレーブプロセッサ１１０に係るボート選択ライン１０３をアサ ートし、ＳＲＡＭアレー１１９のアドレススペクトルにおける、前記ブートプロ グラムインストラクションがストアさるべきアドレスをアドレスバス１０１に出 力し、当該インストラクションをデータバス１０２上に出力する。

保証ライン１４７がアサートされている間にスレーブプロセッサのボード選択ネ ライン１０３がアサートされると、インターフェースコントロール１１４はバッ ファ１１２及び１１８をオーブンにし、それによって、アドレス及びデータバス １０１及び１０２から、それぞれ、アドレス及びデータライン１４１及び１４２ へ情報を伝送させる。

アドレスデコーダ１１６は、アドレスライン１４１に現れるアドレスをチェック する。当該デコーダは、ＳＲＡＭアレー１１９のアドレススペクトル内に位置す るアドレスを検出した場合には、ＳＲＡＭ選択ライン１５０をアサートする。

キャッシニコントロール部１３１は、キャッシュオンライン１４８がアサートさ れていない間に、ＳＲＡＭ選択ライン１５０上の信号に応答して、Ｒ／Ｗストロ ーブライン１４９を介してＳＲＡＭアレー１１９に対してストローブ信号を出力 する。Ｓ　ＲＡ　Ｍアレー１１９は、当該ストローブ信号に応答して、アドレス ライン１４１によってアドレス指定されたメモリロケーションに、データライン １４２によって伝達されたインストラクシヨンをストアする。

このプロセスは、マスタープロセッサ１２０が、ブートプログラム全てをＳＲＡ Ｍアレー１１９にストアするまで反復される。その後、マスタープロセッサ１２ ０は、Ｃ３Ｒ１１５を、ホールトビットをリセットするために、ＳＲＡＭアレー １１９に書き込むのと同じ方法で、アクセスし書き込む。アドレスデコーダ１１ ６は、マスタープロセッサ１２０によってＣ５Ｒ１１５のアドレスとして生成さ れたアドレスを認識する。よって、アドレスデコーダ１１６はＣ５Ｒ選択ライン １５１をアサートし、Ｃ６Ｒ１１５に、それぞれアドレスライン１４１及び１４ ２上に現れる、アドレス及びデータに応答させる。Ｃ３Ｒ１１５の、それらに対 する応答は、ホールトビットのリセットであり、その結果、バス要求ライン１４ ６のアサートを終了することである。

バス・要求ライン１４６のアサートが終了により、ＣＰＵ／ＭＭＵ１１１は通常 の動作を続行する。リセットに続いて、当該動作は初期化を含んでいる。当該初 期化は、メモリ内の所定のアドレスから開始するロケーションにストアされたブ ートプログラムの実行によって開始される。当該アドレスは、ブートプログラム の開始するＳＲＡＭアレー１１９のアドレスに設定されている。従って、ＣＰＵ ／ＭＭＵＩＩＩは、アドレスライン１４１上にＳ　ＲＡ　Ｍアレー１１９のアド レスを生成する。当該アドレスは、アドレスデコーダ１１ＢによってＳ　ＲＡ　 Ｍアレー１１９のアドレスであると認識され、アドレスデコーダ】１６はＳＲＡ Ｍ選択ライン１５０をアサートする。

キャッシュオンライン１４８は依然としてアサートが終了されていないのでキャ シニコントロール部１３１はアクティブであり、ＳＲＡＭ選択ライン１５０のア サートに対して応答し、Ｒ／Ｍストローブライン１４９上にＳＲＡＭアレー１１ ９へのストローブパルスを出力する。ＳＲＡＭアレー１１９はストローブ信号に 対して応答して、データライン１４２上に、アドレスライン１４１上に現れた“ アドレスによって指定されるロケーションにストアされていたインストラクショ ンを出力する。ＣＰ　Ｕ／ＰｖｉＭＵ１１１は、当該インストラクションをデー タライン１４２を介して受信し、それを実行する。このサイクルは、ＣＰＵ／Ｍ ＭＵＩＩＩがブートプログラム実行を完了するまで反復される。このようにして 、ＳＲＡＭアレー１１９は、ＣＰＵ／ＭＭＵＩ１１のブートメモリとして機能す る。

ブートが完了すると、ＣＰＵ／ＭＭＵＩＩＩは、メインメモリ１０９のアクセス を開始し、メインメモリ１０９にストアされているプログラムを実行する。これ らのプログラムは、例えば、初期化プログラム等である。初期化の完了に際して 、ＣＰＵ／ＭＭυ１１１は、アドレスライン１４１上にＣ３Ｒ１１５のアドレス を生成することによって、Ｃ３Ｒ１１５をアクセスする。当該アドレスは、アド レスデコーダ１１６によって認識され、アドレスデコーダはそれに応答してＣ５ Ｒ選択ライン１５１をアサートする。Ｃ３Ｒ１１５は、Ｃ５Ｒ選択ライン１５１ がアサートされることに応答して、ＣＰ、Ｕ／ＭＭＵ１１１が、アドレス及びデ ータライン１４１及び１４２を介して、Ｃ３Ｒ１１５に書き込むことを許可する 。

Ｃ５Ｒ１１５は、キャッシュオンピットがセットされることに応゛して、キャッ シュオンライン１４８をアサートする。キャッシュオンライン１４８がアサート されることによって、キャツシニコントロール部１３１がディセーブルされてア ドレスデコーダ１１６がＳＲＡ　Ｍ選択ライン１５０をアサートすることに対し て応答しなくなり、キャッシニコントロール部１３２がＳＲＡＭ１１９を制御す ることが可能となる。上述されているように、コントロール部１３２は、ＳＲＡ Ｍ１１９を、ＣＰＵ／ＭＭＵＩＩＩに対する仮想データ／インストラクションキ ャッシュメモリとして従来技術に係る方法で機能させる。ＳＲＡＭ１１９の制御 が可能になると、コントロール部１３２は、ＳＲＡＭ１１９よりなるキャッシュ メモリを、そのストアしている内容をフラッシユする、すなわち無効にすること によって初期化する。

このようにして、第１図のシステムは、システムセットライン１０４がアサート されるまで、従来技術に係る方式で機能する。システムリセットライン１０４が アサートされた場合には、上述の動作が反復される。

もちろん、上述の本発明の具体例への種々の変更及び修正は、当業者にとって明 らかである。例えば、第１図のシステムは、２つ以上のスレーブプロセッサ１１ ０を有しうる。あるいは、当該システムが単一のプロセッサのみを有し、本発明 に係る多目的メモリにブートプログラムが他のシステムユニット、例えば、Ｉ１ ０コントローラ等、によってロードされることも可能である。さらに、スクラッ チメモリ機能等の別の機能も、本発明に係る多目的メモリ機能に含められつる。

この種の変更及び修正は、本発明の精神及びその範驕を逸脱することなく、かつ 、本発明に付随する利点を消滅させることなくなされうる。よって、この種の変 更及び修正は、以下の請求の範囲に含まれていることを主張する。

ＦＩＧ、　　１ ＦＩＧ、２ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 （１）メモリ及びメモリに接続された機器を有する装置において、前記機器が、 ある時点においては、当該メモリに、第２機能以外の第１機能を実行させ、別な 時点においては、第１機能以外の第２機能を実行させる手段（１１５−１１８， １２０）；を有すろことを特徴とする装置（第１図）。 （２）前記機器が、プロセッサ（１１１）及び該プロセッサに接続された第２メ モリ（１０９）を有し、 前記手段が、 ある時点で、一方のメモリに対して、前記プロセッサによつて実行される初期化 プログラムをストアさせ、別の時点で、前記プロセッサと前記第２メモリとの間 でやりとりされる情報をストアするバッファとして機能させる手段（１１５−１ １８，１２０）を有することを特徴とする請求項１記載の装置。 （３）前記機器かプロセッサ（１１１）を有し、前記手段が、 前記メモリを、（ａ）前記プロセッサに対するブートメモリ、及び、（ｂ）前記 プロセッサに対するキャッシュメモリ、のいずれか一方として選択的に機能させ る手段（１１５−１１８）；及び、前記メモリがブートメモリとして機能してい る場合に、前記プロセッサに対するブートプログラムを当該メモリ内にストアさ せる手段（１２０）； を有することを特徴とする請求項１記載の装置。 （４）前記機器がプロセッサ（１１１）を有し、前記手段か、 前記メモリに対して、ある時点でほ前記プロセッサに対するブートメモリとして 機能させ、別な時点においては、前記プロセッサに対するキャツシュメモリとし て機能させる手段（１１５−１１８，１２０）： を有することを特徴とする請求項１記載の装置。 （５）前記手段が、 前記メモリがブートメモリとして機能している場合に、前記プロセッサに対する ブートプログラムを当該メモリ内にストアする手段（１２０）を有することを特 徴とする請求項４記載の装置。 （６）前足手段か、 前記メモリに接続されており、起動されると前記メモリを前記プロセッサに対す るブートメモリとして機能させる第１手段（１１６，１３１）； 前記メモリに接続されており、起動されると前記メモリを前記プロセッサに対す るキヤツシュメモリとして機能させる第２手段（１１３，１３２）；及び、 前記第１及び第２手段に接続されており、前記第１及び第２手段の一方を選択的 に起動し、その間、前記第１及び第２手段のもう一方を停止させておく第３手段 （１１５）；を有することを特徴とする請求項４記載の装置。 （７）前記第１手段か、さらに、 前記第１手段が起動されている場合に、前記第３手段に前記第１手段を起動させ 、前記プロセッサに対するブートプログラムを前記メモリ内にストアさせる第２ プロセッサ（１２０）を有することを特徴とする請求項６記載の装置。 （８）メモリ（１１９）を機能させる方法において、第１信号の受信に応答して 、第１メモリ制御手段（１３１）を起動し、第２メモリ制御手段（１３２）を停 止するステップ；前記メモリを、前記起動された第１メモリ制御手段の制御下で 、当該メモリか第２機能以外の第１機能を実行する第１動作モードで、動作させ るステップ； 第２信号の受信に応答して、第１メモリ制御手段を停止し、第２メモリ制御手段 を起動するステップ；及び、前記メモリを、前記起動された第２制御手段の制御 下で、当該メモリが第１機能以外の第２機能を実行する第２動作モードで、動作 させるステップ； を有することを特徴とするメモリを機能させる方法。 （９）前記メモリか、第１動作モードにおいてブートメモリとして機能し、 前記メモリが、第２動作モードにおいてキャッシュメモリとして機能する、 ことを特徴とする請求項８記載の方法。 （１０）前記メモリを第１モードで動作させる前記ステップか、ブートプログラ ムを前記メモリにストアするステップ（第２図）を有することを特徴とする請求 項９記載の方法。