JPH1153303A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH1153303A JPH1153303A JP20909797A JP20909797A JPH1153303A JP H1153303 A JPH1153303 A JP H1153303A JP 20909797 A JP20909797 A JP 20909797A JP 20909797 A JP20909797 A JP 20909797A JP H1153303 A JPH1153303 A JP H1153303A
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Abstract
(57)【要約】
【課題】ブリッジ回路を介して接続される２つのバスを
介在させるＤＭＡ転送動作を適切に制御するコンピュー
タシステムを提供する。 【解決手段】ＰＣＩ−ＩＳＡブリッジ１５は、ＰＣＩバ
ス２とＩＳＡバス３とを接続するブリッジ回路であり、
このＰＣＩ−ＩＳＡブリッジ１５のＤＭＡ制御回路１５
３は、ＰＣＩバス２とＩＳＡバス３とを介在させたＤＭ
Ａ転送が実行される際、ＤＭＡコントローラ１２１から
そのＤＭＡ転送動作を行なうＩＳＡデバイス（１）１６
に対して出力されるＤＭＡ転送許可信号（シリアルＧＮ
Ｔ＃，ＤＡＣＫ１´＃）を、（ａ）ＩＳＡバス３上にＤ
ＭＡ転送命令が出力されたとき、または、（ｂ）ＩＳＡ
バス３がアイドル状態であって、かつＩＳＡデバイス１
６（１）がＤＭＡ転送のマスタとなるとき、の（ａ）〜
（ｂ）のいずれかの場合にのみＩＳＡデバイス（１）１
６に供給されるように制御する。
介在させるＤＭＡ転送動作を適切に制御するコンピュー
タシステムを提供する。 【解決手段】ＰＣＩ−ＩＳＡブリッジ１５は、ＰＣＩバ
ス２とＩＳＡバス３とを接続するブリッジ回路であり、
このＰＣＩ−ＩＳＡブリッジ１５のＤＭＡ制御回路１５
３は、ＰＣＩバス２とＩＳＡバス３とを介在させたＤＭ
Ａ転送が実行される際、ＤＭＡコントローラ１２１から
そのＤＭＡ転送動作を行なうＩＳＡデバイス（１）１６
に対して出力されるＤＭＡ転送許可信号（シリアルＧＮ
Ｔ＃，ＤＡＣＫ１´＃）を、（ａ）ＩＳＡバス３上にＤ
ＭＡ転送命令が出力されたとき、または、（ｂ）ＩＳＡ
バス３がアイドル状態であって、かつＩＳＡデバイス１
６（１）がＤＭＡ転送のマスタとなるとき、の（ａ）〜
（ｂ）のいずれかの場合にのみＩＳＡデバイス（１）１
６に供給されるように制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえばノート
ブックタイプのパーソナルコンピュータなどに適用して
好適なコンピュータシステムに係り、特に、たとえばＰ
ＣＩバスおよびＩＳＡバスなどといった、ブリッジ回路
を介して接続される２つのバスを介在させるＤＭＡ（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｅｓｓ）転送動作を適
切に制御するコンピュータシステムに関する。
ブックタイプのパーソナルコンピュータなどに適用して
好適なコンピュータシステムに係り、特に、たとえばＰ
ＣＩバスおよびＩＳＡバスなどといった、ブリッジ回路
を介して接続される２つのバスを介在させるＤＭＡ（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｅｓｓ）転送動作を適
切に制御するコンピュータシステムに関する。
【０００２】
【従来の技術】近年、デスクトップタイプやノートブッ
クタイプなどと称される、様々なタイプの個人使用向け
コンピュータ（パーソナルコンピュータ）が種々開発さ
れてきている。ここでは、まず、このようなパーソナル
コンピュータの一般的なシステム構成を図５を参照して
説明する。
クタイプなどと称される、様々なタイプの個人使用向け
コンピュータ（パーソナルコンピュータ）が種々開発さ
れてきている。ここでは、まず、このようなパーソナル
コンピュータの一般的なシステム構成を図５を参照して
説明する。
【０００３】ＣＰＵ１１は、システム全体の制御を司る
ものである。ホスト−ＰＣＩブリッジ１２は、プロセッ
サバス１を介してＣＰＵ１１と接続され、ＣＰＵ１１か
ら出された命令をＰＣＩバス２に伝えるほか、バスの様
々なコントロールを司る。
ものである。ホスト−ＰＣＩブリッジ１２は、プロセッ
サバス１を介してＣＰＵ１１と接続され、ＣＰＵ１１か
ら出された命令をＰＣＩバス２に伝えるほか、バスの様
々なコントロールを司る。
【０００４】メモリ１３は、このシステムのメインメモ
リである。ＤＭＡコントローラ１２１は、ホスト−ＰＣ
Ｉブリッジ１２の一機能ブロックであり、主にＤＭＡ転
送の制御を行なう。
リである。ＤＭＡコントローラ１２１は、ホスト−ＰＣ
Ｉブリッジ１２の一機能ブロックであり、主にＤＭＡ転
送の制御を行なう。
【０００５】ＰＣＩバス２やＩＳＡバス３は、様々なデ
バイス（記憶装置や表示装置など）が接続されるバスで
あり、このＰＣＩバス２およびＩＳＡバス３双方のバス
を接続してコントロールするのがＰＣＩ−ＩＳＡブリッ
ジ１５である。
バイス（記憶装置や表示装置など）が接続されるバスで
あり、このＰＣＩバス２およびＩＳＡバス３双方のバス
を接続してコントロールするのがＰＣＩ−ＩＳＡブリッ
ジ１５である。
【０００６】ＰＣＩデバイス１４は、ＰＣＩバス２に接
続されたデバイスである。また、ＩＳＡデバイス１６
は、ＩＳＡバス３に接続されたデバイスである。信号線
ｂによって送受信されるＤＲＱ１〜ＤＲＱｎは、ＩＳＡ
バス３に接続された各ＩＳＡデバイス１６それぞれに独
立して割り当てられた信号であり、ＤＭＡコントローラ
１２１に対してＤＭＡ転送を要求する場合や、ＩＳＡバ
ス３上のマスタ動作を要求するときにアクティブになる
信号である。
続されたデバイスである。また、ＩＳＡデバイス１６
は、ＩＳＡバス３に接続されたデバイスである。信号線
ｂによって送受信されるＤＲＱ１〜ＤＲＱｎは、ＩＳＡ
バス３に接続された各ＩＳＡデバイス１６それぞれに独
立して割り当てられた信号であり、ＤＭＡコントローラ
１２１に対してＤＭＡ転送を要求する場合や、ＩＳＡバ
ス３上のマスタ動作を要求するときにアクティブになる
信号である。
【０００７】信号線ａによって送受信されるシリアルＲ
ＥＱ＃は、ＩＳＡバス３上の各ＩＳＡデバイス１６から
出力されるＤＲＱ１〜ＤＲＱｎが、ＰＣＩ−ＩＳＡブリ
ッジ１５内でシリアル信号に変換されてＤＭＡコントロ
ーラ１２１に出力される信号である。
ＥＱ＃は、ＩＳＡバス３上の各ＩＳＡデバイス１６から
出力されるＤＲＱ１〜ＤＲＱｎが、ＰＣＩ−ＩＳＡブリ
ッジ１５内でシリアル信号に変換されてＤＭＡコントロ
ーラ１２１に出力される信号である。
【０００８】信号線ｃによって送受信されるシリアルＧ
ＮＴ＃は、ＤＭＡ転送およびマスタ動作の要求に対して
ＤＭＡコントローラ１２１が調停し、許可したときにア
クティブになる信号である。
ＮＴ＃は、ＤＭＡ転送およびマスタ動作の要求に対して
ＤＭＡコントローラ１２１が調停し、許可したときにア
クティブになる信号である。
【０００９】そして、信号線ｄによって送受信されるＤ
ＡＣＫ１´＃〜ＤＡＣＫｎ´＃は、ＤＭＡコントローラ
１２１から出力されるシリアルＧＮＴ＃が、ＰＣＩ−Ｉ
ＳＡブリッジ１５内で変換されてＩＳＡバス３上の各Ｉ
ＳＡデバイス１６に出力される信号である。
ＡＣＫ１´＃〜ＤＡＣＫｎ´＃は、ＤＭＡコントローラ
１２１から出力されるシリアルＧＮＴ＃が、ＰＣＩ−Ｉ
ＳＡブリッジ１５内で変換されてＩＳＡバス３上の各Ｉ
ＳＡデバイス１６に出力される信号である。
【００１０】次に、このような構成をもつシステムにお
いて、ＩＳＡバス３に接続されたＩＳＡデバイス（１）
１６に対し、ＣＰＵ１１を介さないデータ転送（これを
ＤＭＡ転送という）が行なわれるときの動作について説
明する。
いて、ＩＳＡバス３に接続されたＩＳＡデバイス（１）
１６に対し、ＣＰＵ１１を介さないデータ転送（これを
ＤＭＡ転送という）が行なわれるときの動作について説
明する。
【００１１】通常、ＤＭＡ転送は、ホスト−ＰＣＩブリ
ッジ１２内の一機能ブロックであるＤＭＡコントローラ
１２１によって制御される。ＩＳＡバス３上のＩＳＡデ
バイス（１）１６は、ＤＲＱ１をアクティブにすること
によって、ＰＣＩ−ＩＳＡブリッジ１５にＤＭＡ転送を
要求する。一方、ＰＣＩ−ＩＳＡブリッジ１５は、その
信号をシリアル信号に変換し、シリアルＲＥＱ＃として
ＤＭＡコントローラ１２１に伝える。
ッジ１２内の一機能ブロックであるＤＭＡコントローラ
１２１によって制御される。ＩＳＡバス３上のＩＳＡデ
バイス（１）１６は、ＤＲＱ１をアクティブにすること
によって、ＰＣＩ−ＩＳＡブリッジ１５にＤＭＡ転送を
要求する。一方、ＰＣＩ−ＩＳＡブリッジ１５は、その
信号をシリアル信号に変換し、シリアルＲＥＱ＃として
ＤＭＡコントローラ１２１に伝える。
【００１２】ＤＭＡコントローラ１２１は、その要求を
調停し、許可するとシリアルＧＮＴ＃をアクティブにす
ることによって、許可した旨をＰＣＩ−ＩＳＡブリッジ
１５に伝える。ＰＣＩ−ＩＳＡブリッジ１５は、このシ
リアルＧＮＴ＃を変換し、対応するＤＡＣＫ１´＃をＬ
（Ｌｏｗ）にして、要求に対する許可をＩＳＡデバイス
（１）１６に知らせる。
調停し、許可するとシリアルＧＮＴ＃をアクティブにす
ることによって、許可した旨をＰＣＩ−ＩＳＡブリッジ
１５に伝える。ＰＣＩ−ＩＳＡブリッジ１５は、このシ
リアルＧＮＴ＃を変換し、対応するＤＡＣＫ１´＃をＬ
（Ｌｏｗ）にして、要求に対する許可をＩＳＡデバイス
（１）１６に知らせる。
【００１３】さらに、ＤＭＡコントローラ１２１は、シ
リアルＧＮＴ＃をアクティブにすると、ＰＣＩバス２に
ＤＭＡサイクルを出力する。ＤＭＡサイクルを受け取っ
たＰＣＩ−ＩＳＡブリッジ１５は、それをＩＳＡバス３
上に展開する。図６に、以上で説明した動作のタイミン
グチャートを示す。
リアルＧＮＴ＃をアクティブにすると、ＰＣＩバス２に
ＤＭＡサイクルを出力する。ＤＭＡサイクルを受け取っ
たＰＣＩ−ＩＳＡブリッジ１５は、それをＩＳＡバス３
上に展開する。図６に、以上で説明した動作のタイミン
グチャートを示す。
【００１４】
【発明が解決しようとする課題】しかしながら、前述し
た従来の方法では、ＩＳＡデバイス（１）１６が命令
（ＤＭＡサイクルでなくてもよい）を処理するのに時間
がかかってしまった場合に、その間ＰＣＩバス２が占有
されることになるため、ＰＣＩバス２に接続された他の
ＰＣＩデバイス１４は、ＰＣＩバス２を使用できなくな
るという問題がある。
た従来の方法では、ＩＳＡデバイス（１）１６が命令
（ＤＭＡサイクルでなくてもよい）を処理するのに時間
がかかってしまった場合に、その間ＰＣＩバス２が占有
されることになるため、ＰＣＩバス２に接続された他の
ＰＣＩデバイス１４は、ＰＣＩバス２を使用できなくな
るという問題がある。
【００１５】そこで、次のような方法が考えられてい
る。ホスト−ＰＣＩブリッジ１２がＩＳＡデバイス
（１）１６に対する命令をＰＣＩバス２に出力したと
き、ＰＣＩ−ＩＳＡブリッジ１５は、その命令の内容を
一時的にＰＣＩ−ＩＳＡブリッジ１５内のバッファに蓄
える。そして、ＩＳＡバス３上にその命令を出力した
際、ＩＳＡデバイス（１）１６がその処理に所定の時間
以上を費やしてしまったときに、ＰＣＩ−ＩＳＡブリッ
ジ１５は、ホスト−ＰＣＩブリッジ１２に対して命令の
再実行を要求する。これにより、ホスト−ＰＣＩブリッ
ジ１２は、一定時間後に再び同じ命令をＰＣＩバス２に
出力する。すなわち、再び命令が出力されるまで、ＰＣ
Ｉバス２は解放されることになるため、ＰＣＩバス２に
接続された他のＰＣＩデバイス１４は、ＰＣＩバス２を
使用することが可能となる。
る。ホスト−ＰＣＩブリッジ１２がＩＳＡデバイス
（１）１６に対する命令をＰＣＩバス２に出力したと
き、ＰＣＩ−ＩＳＡブリッジ１５は、その命令の内容を
一時的にＰＣＩ−ＩＳＡブリッジ１５内のバッファに蓄
える。そして、ＩＳＡバス３上にその命令を出力した
際、ＩＳＡデバイス（１）１６がその処理に所定の時間
以上を費やしてしまったときに、ＰＣＩ−ＩＳＡブリッ
ジ１５は、ホスト−ＰＣＩブリッジ１２に対して命令の
再実行を要求する。これにより、ホスト−ＰＣＩブリッ
ジ１２は、一定時間後に再び同じ命令をＰＣＩバス２に
出力する。すなわち、再び命令が出力されるまで、ＰＣ
Ｉバス２は解放されることになるため、ＰＣＩバス２に
接続された他のＰＣＩデバイス１４は、ＰＣＩバス２を
使用することが可能となる。
【００１６】一方、ＩＳＡデバイス（１）１６は、命令
を受け取った後、ローカルに処理を行なうが、ＰＣＩ−
ＩＳＡブリッジ１５は、再びホスト−ＰＣＩブリッジ１
２から同じ命令の要求が行なわれたとき、処理が終了し
ていれば、速やかに命令を終了させることができる。ま
た、終了していなければ、ＰＣＩ−ＩＳＡブリッジ１５
は、再度ホスト−ＰＣＩブリッジ１２に対して命令の再
実行を要求する。このような方法をディレイドトランザ
クションという。図７に以上で説明したディレイドトラ
ンザクションの動作を示す。
を受け取った後、ローカルに処理を行なうが、ＰＣＩ−
ＩＳＡブリッジ１５は、再びホスト−ＰＣＩブリッジ１
２から同じ命令の要求が行なわれたとき、処理が終了し
ていれば、速やかに命令を終了させることができる。ま
た、終了していなければ、ＰＣＩ−ＩＳＡブリッジ１５
は、再度ホスト−ＰＣＩブリッジ１２に対して命令の再
実行を要求する。このような方法をディレイドトランザ
クションという。図７に以上で説明したディレイドトラ
ンザクションの動作を示す。
【００１７】しかしながら、このディレイドトランザク
ションには、ＤＭＡ転送を行なうときに誤動作を発生さ
せてしまう場合があるといった問題があった。これにつ
いて図８を参照して説明する。
ションには、ＤＭＡ転送を行なうときに誤動作を発生さ
せてしまう場合があるといった問題があった。これにつ
いて図８を参照して説明する。
【００１８】図８において、サイクルＣ１をＩＳＡバス
３上のＩＳＡデバイス（ｎ）１６が応答するようなサイ
クル、サイクルＣ２をＩＳＡバス３上のＩＳＡデバイス
（１）１６に対するＤＭＡ転送のサイクルとすると、Ｐ
ＣＩバス２上に出力されたサイクルＣ１は、ＩＳＡバス
３上に展開されて処理される（図８の（１））。このと
き、その処理に時間がかかるようならば、ディレイドト
ランザクションにより、ＰＣＩ−ＩＳＡブリッジ１５
は、再実行を要求し（図８の（２））、ＰＣＩバス２は
空けられる（図８の（３））。この状態で、ＩＳＡデバ
イス（１）１６からＤＭＡ転送の要求があると、ホスト
−ＰＣＩブリッジ１２はシリアルＧＮＴ＃をアクティブ
にするとともに（図８の（４））、ＤＭＡサイクルＣ２
をＰＣＩバス２に出力する（図８の（５））。そして、
ＰＣＩ−ＩＳＡブリッジ１５は、シリアルＧＮＴ＃がア
クティブになると対応するＤＡＣＫ１´＃をＬ（Ｌｏ
ｗ）にする（図８の（６））。
３上のＩＳＡデバイス（ｎ）１６が応答するようなサイ
クル、サイクルＣ２をＩＳＡバス３上のＩＳＡデバイス
（１）１６に対するＤＭＡ転送のサイクルとすると、Ｐ
ＣＩバス２上に出力されたサイクルＣ１は、ＩＳＡバス
３上に展開されて処理される（図８の（１））。このと
き、その処理に時間がかかるようならば、ディレイドト
ランザクションにより、ＰＣＩ−ＩＳＡブリッジ１５
は、再実行を要求し（図８の（２））、ＰＣＩバス２は
空けられる（図８の（３））。この状態で、ＩＳＡデバ
イス（１）１６からＤＭＡ転送の要求があると、ホスト
−ＰＣＩブリッジ１２はシリアルＧＮＴ＃をアクティブ
にするとともに（図８の（４））、ＤＭＡサイクルＣ２
をＰＣＩバス２に出力する（図８の（５））。そして、
ＰＣＩ−ＩＳＡブリッジ１５は、シリアルＧＮＴ＃がア
クティブになると対応するＤＡＣＫ１´＃をＬ（Ｌｏ
ｗ）にする（図８の（６））。
【００１９】通常、Ｉ／Ｏに対するＤＭＡ転送では、ア
ドレスは使用されずにＤＡＣＫ＃とコマンドのみで動作
する。したがって、ＩＳＡデバイス（１）１６は、ＩＳ
Ａデバイス（ｎ）１６が応答中のサイクルであるにも関
わらず、ＤＡＣＫ１´＃がＬ（Ｌｏｗ）になると応答し
てしまい、誤動作を起こしてしまう。
ドレスは使用されずにＤＡＣＫ＃とコマンドのみで動作
する。したがって、ＩＳＡデバイス（１）１６は、ＩＳ
Ａデバイス（ｎ）１６が応答中のサイクルであるにも関
わらず、ＤＡＣＫ１´＃がＬ（Ｌｏｗ）になると応答し
てしまい、誤動作を起こしてしまう。
【００２０】この発明はこのような実情に鑑みてなされ
たものであり、たとえばＰＣＩバスおよびＩＳＡバスな
どといった、ブリッジ回路を介して接続される２つのバ
スを介在させるＤＭＡ転送動作を適切に制御するコンピ
ュータシステムを提供することを目的とする。
たものであり、たとえばＰＣＩバスおよびＩＳＡバスな
どといった、ブリッジ回路を介して接続される２つのバ
スを介在させるＤＭＡ転送動作を適切に制御するコンピ
ュータシステムを提供することを目的とする。
【００２１】
【課題を解決するための手段】この発明は、前述した目
的を達成するために、たとえば第１のバスに接続された
ＤＭＡ制御回路から第２のバスに接続されたＤＭＡ転送
動作を行なうデバイスに対して出力されるＤＭＡ転送許
可信号を、前記ＤＭＡ制御回路が出力したタイミングで
前記デバイスに供給するのではなく、（１）第２のバス
にＤＭＡ転送命令が出力されたとき、または、（２）第
２のバスがアイドル状態であって、第２のバスに接続さ
れたＤＭＡ転送動作を行なうデバイスがそのＤＭＡ転送
のマスタとなるとき、のいずれかの状態になったときに
のみ、供給するようにしたものである。
的を達成するために、たとえば第１のバスに接続された
ＤＭＡ制御回路から第２のバスに接続されたＤＭＡ転送
動作を行なうデバイスに対して出力されるＤＭＡ転送許
可信号を、前記ＤＭＡ制御回路が出力したタイミングで
前記デバイスに供給するのではなく、（１）第２のバス
にＤＭＡ転送命令が出力されたとき、または、（２）第
２のバスがアイドル状態であって、第２のバスに接続さ
れたＤＭＡ転送動作を行なうデバイスがそのＤＭＡ転送
のマスタとなるとき、のいずれかの状態になったときに
のみ、供給するようにしたものである。
【００２２】この発明においては、第２のバスにＤＭＡ
転送命令が出力されるタイミングとＤＭＡ転送許可信号
がデバイスに供給されるタイミングとが一致するため
に、これらのずれによって発生させてしまっていたデバ
イスの誤動作を排除することが可能となる。また、この
発明においては、第２のバスがアイドル状態であって、
この第２の上のデバイスがＤＭＡ転送のマスタとなるよ
うなとき、すなわち、他のサイクルと衝突しない正しい
タイミングで、ＤＭＡ転送許可信号がデバイスに供給さ
れるために、適切なＤＭＡ制御が実施されることにな
る。
転送命令が出力されるタイミングとＤＭＡ転送許可信号
がデバイスに供給されるタイミングとが一致するため
に、これらのずれによって発生させてしまっていたデバ
イスの誤動作を排除することが可能となる。また、この
発明においては、第２のバスがアイドル状態であって、
この第２の上のデバイスがＤＭＡ転送のマスタとなるよ
うなとき、すなわち、他のサイクルと衝突しない正しい
タイミングで、ＤＭＡ転送許可信号がデバイスに供給さ
れるために、適切なＤＭＡ制御が実施されることにな
る。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１は、この実施形態に係るパー
ソナルコンピュータのシステム構成を示す図である。ま
た、図２は、この実施形態のＰＣＩ−ＩＳＡブリッジ１
５内に設けられるＤＭＡ制御回路１５３の回路図であ
る。
実施形態を説明する。図１は、この実施形態に係るパー
ソナルコンピュータのシステム構成を示す図である。ま
た、図２は、この実施形態のＰＣＩ−ＩＳＡブリッジ１
５内に設けられるＤＭＡ制御回路１５３の回路図であ
る。
【００２４】まず、この実施形態のパーソナルコンピュ
ータのシステム構成を図１を参照して説明する。ＣＰＵ
１１は、システム全体の制御を司るものである。
ータのシステム構成を図１を参照して説明する。ＣＰＵ
１１は、システム全体の制御を司るものである。
【００２５】ホスト−ＰＣＩブリッジ１２は、プロセッ
サバス１を介してＣＰＵ１１と接続され、ＣＰＵ１１か
ら出された命令をＰＣＩバス２に伝えるほか、バスの様
々なコントロールを司る。
サバス１を介してＣＰＵ１１と接続され、ＣＰＵ１１か
ら出された命令をＰＣＩバス２に伝えるほか、バスの様
々なコントロールを司る。
【００２６】メモリ１３は、このシステムのメインメモ
リである。ＤＭＡコントローラ１２１は、ホスト−ＰＣ
Ｉブリッジ１２の一機能ブロックであり、主にＤＭＡ転
送の制御を行なう。
リである。ＤＭＡコントローラ１２１は、ホスト−ＰＣ
Ｉブリッジ１２の一機能ブロックであり、主にＤＭＡ転
送の制御を行なう。
【００２７】ＰＣＩバス２やＩＳＡバス３は、様々なデ
バイス（記憶装置や表示装置など）が接続されるバスで
あり、このＰＣＩバス２およびＩＳＡバス３双方のバス
を接続してコントロールするのがＰＣＩ−ＩＳＡブリッ
ジ１５である。
バイス（記憶装置や表示装置など）が接続されるバスで
あり、このＰＣＩバス２およびＩＳＡバス３双方のバス
を接続してコントロールするのがＰＣＩ−ＩＳＡブリッ
ジ１５である。
【００２８】ＰＣＩデバイス１４は、ＰＣＩバス２に接
続されたデバイスである。また、ＩＳＡデバイス１６
は、ＩＳＡバス３に接続されたデバイスである。信号線
ｂによって送受信されるＤＲＱ１〜ＤＲＱｎは、ＩＳＡ
バス３に接続された各ＩＳＡデバイス１６それぞれに独
立して割り当てられた信号であり、ＤＭＡコントローラ
１２１に対してＤＭＡ転送を要求する場合や、ＩＳＡバ
ス３上のマスタ動作を要求するときにアクティブになる
信号である。
続されたデバイスである。また、ＩＳＡデバイス１６
は、ＩＳＡバス３に接続されたデバイスである。信号線
ｂによって送受信されるＤＲＱ１〜ＤＲＱｎは、ＩＳＡ
バス３に接続された各ＩＳＡデバイス１６それぞれに独
立して割り当てられた信号であり、ＤＭＡコントローラ
１２１に対してＤＭＡ転送を要求する場合や、ＩＳＡバ
ス３上のマスタ動作を要求するときにアクティブになる
信号である。
【００２９】信号線ａによって送受信されるシリアルＲ
ＥＱ＃は、ＩＳＡバス３上の各ＩＳＡデバイス１６から
出力されるＤＲＱ１〜ＤＲＱｎが、ＰＣＩ−ＩＳＡブリ
ッジ１５内でシリアル信号に変換されてＤＭＡコントロ
ーラ１２１に出力される信号である。
ＥＱ＃は、ＩＳＡバス３上の各ＩＳＡデバイス１６から
出力されるＤＲＱ１〜ＤＲＱｎが、ＰＣＩ−ＩＳＡブリ
ッジ１５内でシリアル信号に変換されてＤＭＡコントロ
ーラ１２１に出力される信号である。
【００３０】信号線ｃによって送受信されるシリアルＧ
ＮＴ＃は、ＤＭＡ転送およびマスタ動作の要求に対して
ＤＭＡコントローラ１２１が調停し、許可したときにア
クティブになる信号である。
ＮＴ＃は、ＤＭＡ転送およびマスタ動作の要求に対して
ＤＭＡコントローラ１２１が調停し、許可したときにア
クティブになる信号である。
【００３１】そして、信号線ｄによって送受信されるＤ
ＡＣＫ１´＃〜ＤＡＣＫｎ´＃は、ＤＭＡコントローラ
１２１から出力されるシリアルＧＮＴ＃が、ＰＣＩ−Ｉ
ＳＡブリッジ１５内で変換されてＩＳＡバス３上の各Ｉ
ＳＡデバイス１６に出力される信号である。
ＡＣＫ１´＃〜ＤＡＣＫｎ´＃は、ＤＭＡコントローラ
１２１から出力されるシリアルＧＮＴ＃が、ＰＣＩ−Ｉ
ＳＡブリッジ１５内で変換されてＩＳＡバス３上の各Ｉ
ＳＡデバイス１６に出力される信号である。
【００３２】次に、この実施形態のＰＣＩ−ＩＳＡブリ
ッジ１５内に設けられるＤＭＡ制御回路１５３の構成を
図２を参照して説明する。信号線ｇによって送受信され
るＧＮＴ１＃は、ＤＭＡコントローラ１２１から出力さ
れたシリアルＧＮＴ＃が、ＰＣＩ−ＩＳＡブリッジ１５
内の変換回路１５１で変換された信号であり、ＩＳＡデ
バイス（１）１６のＤＭＡ転送あるいはマスタ動作要求
に対してＤＭＡコントローラ１２１が調停し、許可した
ときにＬ（Ｌｏｗ）になる信号である。
ッジ１５内に設けられるＤＭＡ制御回路１５３の構成を
図２を参照して説明する。信号線ｇによって送受信され
るＧＮＴ１＃は、ＤＭＡコントローラ１２１から出力さ
れたシリアルＧＮＴ＃が、ＰＣＩ−ＩＳＡブリッジ１５
内の変換回路１５１で変換された信号であり、ＩＳＡデ
バイス（１）１６のＤＭＡ転送あるいはマスタ動作要求
に対してＤＭＡコントローラ１２１が調停し、許可した
ときにＬ（Ｌｏｗ）になる信号である。
【００３３】デコーダ１５３１は、バッファ１５２から
信号線ｅおよび信号線ｆによって出力されるアドレス信
号とコマンド信号とを入力し、それらの信号がそれぞれ
ＤＭＡ転送を示す特定のアドレスとデータ転送命令とで
あるときに、Ｈ（Ｈｉｇｈ）を出力する。ここで、特定
のアドレスとは、通常のデータとＤＭＡ転送とを区別す
るためにホスト−ＰＣＩブリッジ１２が出力するアドレ
スのことである。
信号線ｅおよび信号線ｆによって出力されるアドレス信
号とコマンド信号とを入力し、それらの信号がそれぞれ
ＤＭＡ転送を示す特定のアドレスとデータ転送命令とで
あるときに、Ｈ（Ｈｉｇｈ）を出力する。ここで、特定
のアドレスとは、通常のデータとＤＭＡ転送とを区別す
るためにホスト−ＰＣＩブリッジ１２が出力するアドレ
スのことである。
【００３４】信号線ｈによって送信される信号Ｍは、Ｉ
ＳＡバス３がアイドル状態で、かつＩＳＡバス３上のＩ
ＳＡデバイス１６がマスタになるとき、Ｈ（Ｈｉｇｈ）
になる信号である。この信号Ｍは、ＰＣＩ−ＩＳＡブリ
ッジ１５内の一機能ブロックとして設けられる、たとえ
ばＩＳＡバス３を調停するための制御回路などから供給
されるものである。
ＳＡバス３がアイドル状態で、かつＩＳＡバス３上のＩ
ＳＡデバイス１６がマスタになるとき、Ｈ（Ｈｉｇｈ）
になる信号である。この信号Ｍは、ＰＣＩ−ＩＳＡブリ
ッジ１５内の一機能ブロックとして設けられる、たとえ
ばＩＳＡバス３を調停するための制御回路などから供給
されるものである。
【００３５】ゲート回路１５３２は、ＧＮＴ１＃がＬ
（Ｌｏｗ）であって、デコーダ１５３１の出力がＨ（Ｈ
ｉｇｈ）であるか、または信号ＭがＨ（Ｈｉｇｈ）であ
るときに、Ｌ（Ｌｏｗ）を出力する回路である。
（Ｌｏｗ）であって、デコーダ１５３１の出力がＨ（Ｈ
ｉｇｈ）であるか、または信号ＭがＨ（Ｈｉｇｈ）であ
るときに、Ｌ（Ｌｏｗ）を出力する回路である。
【００３６】そして、ラッチ回路１５３３は、ゲート回
路１５３２の出力がＬ（Ｌｏｗ）になるとＬ（Ｌｏｗ）
を出力し、ＧＮＴ１´＃がＨ（Ｈｉｇｈ）になるとＨ
（Ｈｉｇｈ）を出力する回路である（この信号は、図１
に示した信号線ｄによって送受信されるＤＡＣＫ１´＃
〜ＤＡＣＫｎ´＃として、ＩＳＡバス３上の各ＩＳＡデ
バイス１６に出力される）。
路１５３２の出力がＬ（Ｌｏｗ）になるとＬ（Ｌｏｗ）
を出力し、ＧＮＴ１´＃がＨ（Ｈｉｇｈ）になるとＨ
（Ｈｉｇｈ）を出力する回路である（この信号は、図１
に示した信号線ｄによって送受信されるＤＡＣＫ１´＃
〜ＤＡＣＫｎ´＃として、ＩＳＡバス３上の各ＩＳＡデ
バイス１６に出力される）。
【００３７】この実施形態のパーソナルコンピュータ
は、図２に示したＤＭＡ制御回路１５３をＰＣＩ−ＩＳ
Ａブリッジ１５内に追加して設けた点を特徴としてお
り、このＤＭＡ制御回路１５３を設けたことによって、
ＤＭＡコントローラ１２１から出力されたシリアルＧＮ
Ｔ＃は、ＩＳＡバス３に出力される命令が、たとえば対
応するＩＳＡデバイス（１）１６のＤＭＡ転送の命令で
あるとき以外はゲートされるようなＤＡＣＫ１´＃とな
る。すなわち、ＤＡＣＫ１´＃は、ＩＳＡデバイス
（１）１６へのＤＭＡ転送の命令がＩＳＡバス３に出力
されるのと同時にＬ（Ｌｏｗ）になる。すなわち、この
実施形態のコンピュータシステムにおいては、これらの
ずれによって発生する誤動作を防止することができる。
図３に、以上で説明した各信号のタイミングチャートを
示す。
は、図２に示したＤＭＡ制御回路１５３をＰＣＩ−ＩＳ
Ａブリッジ１５内に追加して設けた点を特徴としてお
り、このＤＭＡ制御回路１５３を設けたことによって、
ＤＭＡコントローラ１２１から出力されたシリアルＧＮ
Ｔ＃は、ＩＳＡバス３に出力される命令が、たとえば対
応するＩＳＡデバイス（１）１６のＤＭＡ転送の命令で
あるとき以外はゲートされるようなＤＡＣＫ１´＃とな
る。すなわち、ＤＡＣＫ１´＃は、ＩＳＡデバイス
（１）１６へのＤＭＡ転送の命令がＩＳＡバス３に出力
されるのと同時にＬ（Ｌｏｗ）になる。すなわち、この
実施形態のコンピュータシステムにおいては、これらの
ずれによって発生する誤動作を防止することができる。
図３に、以上で説明した各信号のタイミングチャートを
示す。
【００３８】なお、ＩＳＡバス３上のＩＳＡデバイス
（１）１６がマスタ動作を要求するときには、ＤＭＡ転
送要求のときと同様に、ＤＲＱ１をＨ（Ｈｉｇｈ）にす
ることによって要求を行なうのであるが、この場合、Ｄ
ＭＡコントローラ１２１は特定のアドレスを出力しない
ので、ＧＮＴ１＃がＬ（Ｌｏｗ）になったときに、ＩＳ
Ａバス３上でサイクルが衝突しない正しいタイミングで
ＤＡＣＫ１´＃をＬ（Ｌｏｗ）にするといったことは一
般的には不可能である。しかしながら、この実施形態の
コンピュータシステムでは、ＩＳＡバス３上のＩＳＡデ
バイス（１）１６がマスタとなり、かつ、ＩＳＡバスの
状態がアイドルのときにＨ（Ｈｉｇｈ）になる信号Ｍを
用意することによって、サイクルが衝突しない正しいタ
イミングでＤＡＣＫ１´＃をＬ（Ｌｏｗ）にすることを
可能としている。この動作を図４のタイミングチャート
に示す。図４において、サイクルＣ３は、ＩＳＡバス３
上のデバイス（１）１６がマスタとなるサイクルであ
る。
（１）１６がマスタ動作を要求するときには、ＤＭＡ転
送要求のときと同様に、ＤＲＱ１をＨ（Ｈｉｇｈ）にす
ることによって要求を行なうのであるが、この場合、Ｄ
ＭＡコントローラ１２１は特定のアドレスを出力しない
ので、ＧＮＴ１＃がＬ（Ｌｏｗ）になったときに、ＩＳ
Ａバス３上でサイクルが衝突しない正しいタイミングで
ＤＡＣＫ１´＃をＬ（Ｌｏｗ）にするといったことは一
般的には不可能である。しかしながら、この実施形態の
コンピュータシステムでは、ＩＳＡバス３上のＩＳＡデ
バイス（１）１６がマスタとなり、かつ、ＩＳＡバスの
状態がアイドルのときにＨ（Ｈｉｇｈ）になる信号Ｍを
用意することによって、サイクルが衝突しない正しいタ
イミングでＤＡＣＫ１´＃をＬ（Ｌｏｗ）にすることを
可能としている。この動作を図４のタイミングチャート
に示す。図４において、サイクルＣ３は、ＩＳＡバス３
上のデバイス（１）１６がマスタとなるサイクルであ
る。
【００３９】
【発明の効果】以上詳述したように、この発明によれ
ば、たとえばＰＣＩバスおよびＩＳＡバスなどのよう
に、第１のバスと第２のバスとがブリッジ回路を介して
接続されるコンピュータシステムにおいて、この第１お
よび第２のバスを介在させたＤＭＡ転送を実行するとき
に、第１のバスに接続されたＤＭＡ制御回路から第２の
バスに接続されたＤＭＡ転送動作を行なうデバイスに対
して出力されるＤＭＡ転送許可信号が、（１）第２のバ
スにＤＭＡ転送命令が出力されたとき、または、（２）
第２のバスがアイドル状態であって、第２のバスに接続
されたＤＭＡ転送動作を行なうデバイスがそのＤＭＡ転
送のマスタとなるとき、のいずれかの状態になったとき
にのみ供給されるために、従来のように、ディレイドト
ランザクションを適用した際、ＤＭＡ転送を行なうとき
に誤動作を発生させてしまうといったことを排除するこ
とが可能となる。
ば、たとえばＰＣＩバスおよびＩＳＡバスなどのよう
に、第１のバスと第２のバスとがブリッジ回路を介して
接続されるコンピュータシステムにおいて、この第１お
よび第２のバスを介在させたＤＭＡ転送を実行するとき
に、第１のバスに接続されたＤＭＡ制御回路から第２の
バスに接続されたＤＭＡ転送動作を行なうデバイスに対
して出力されるＤＭＡ転送許可信号が、（１）第２のバ
スにＤＭＡ転送命令が出力されたとき、または、（２）
第２のバスがアイドル状態であって、第２のバスに接続
されたＤＭＡ転送動作を行なうデバイスがそのＤＭＡ転
送のマスタとなるとき、のいずれかの状態になったとき
にのみ供給されるために、従来のように、ディレイドト
ランザクションを適用した際、ＤＭＡ転送を行なうとき
に誤動作を発生させてしまうといったことを排除するこ
とが可能となる。
【図１】この発明の実施形態に係るパーソナルコンピュ
ータのシステム構成を示す図。
ータのシステム構成を示す図。
【図２】同実施形態のＰＣＩ−ＩＳＡブリッジ内に設け
られるＤＭＡ制御回路の回路図。
られるＤＭＡ制御回路の回路図。
【図３】同実施形態のコンピュータシステムのＤＭＡ転
送制御の動作を示すタイミングチャート。
送制御の動作を示すタイミングチャート。
【図４】同実施形態のコンピュータシステムのＤＭＡ転
送制御の動作を示すタイミングチャート。
送制御の動作を示すタイミングチャート。
【図５】従来のパーソナルコンピュータの一般的なシス
テム構成を示す図。
テム構成を示す図。
【図６】従来のコンピュータシステムのＤＭＡ転送制御
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図７】ディレイドトランザクションの動作手順を示す
フローチャート。
フローチャート。
【図８】従来のディレイドトランザクションを適用した
コンピュータシステムのＤＭＡ転送動作時の問題点を説
明するためのタイミングチャート。
コンピュータシステムのＤＭＡ転送動作時の問題点を説
明するためのタイミングチャート。
１…プロセッサバス、２…ＰＣＩバス、３…ＩＳＡバ
ス、１１…ＣＰＵ、１２…ホスト−ＰＣＩブリッジ、１
３…メモリ、１４…ＰＣＩデバイス、１５…ＰＣＩ−Ｉ
ＳＡブリッジ、１６…ＩＳＡデバイス、１２１…ＤＭＡ
コントローラ、１５１…変換回路、１５２…バッファ、
１５３…ＤＭＡ制御回路、１５３１…デコーダ、１５３
２…ゲート回路、１５３３…ラッチ回路。
ス、１１…ＣＰＵ、１２…ホスト−ＰＣＩブリッジ、１
３…メモリ、１４…ＰＣＩデバイス、１５…ＰＣＩ−Ｉ
ＳＡブリッジ、１６…ＩＳＡデバイス、１２１…ＤＭＡ
コントローラ、１５１…変換回路、１５２…バッファ、
１５３…ＤＭＡ制御回路、１５３１…デコーダ、１５３
２…ゲート回路、１５３３…ラッチ回路。
Claims (3)
- 【請求項１】 第１のバスと第２のバスとがブリッジ回
路を介して接続されるコンピュータシステムにおいて、 前記第１および第２のバスを介在させたＤＭＡ転送を実
行する際、前記第２のバスにＤＭＡ転送命令が出力され
たときに、前記第２のバスに接続された前記ＤＭＡ転送
動作を行なうデバイスに対してＤＭＡ転送許可信号を出
力するＤＭＡ制御手段を具備してなることを特徴とする
コンピュータシステム。 - 【請求項２】 第１のバスと第２のバスとがブリッジ回
路を介して接続されるコンピュータシステムにおいて、 前記第１および第２のバスを介在させたＤＭＡ転送を実
行する際、前記第２のバスがアイドル状態であって、前
記第２のバスに接続された前記ＤＭＡ転送動作を行なう
デバイスが前記ＤＭＡ転送のマスタとなるときに、前記
デバイスに対してＤＭＡ転送許可信号を出力するＤＭＡ
制御手段を具備してなることを特徴とするコンピュータ
システム。 - 【請求項３】 第１のバスと第２のバスとがブリッジ回
路を介して接続されるコンピュータシステムにおいて、 前記第１および第２のバスを介在させたＤＭＡ転送を実
行する際、前記第２のバスにＤＭＡ転送命令が出力され
たとき、または前記第２のバスがアイドル状態であっ
て、前記第２のバスに接続された前記ＤＭＡ転送動作を
行なうデバイスが前記ＤＭＡ転送のマスタとなるとき
に、前記デバイスに対してＤＭＡ転送許可信号を出力す
るＤＭＡ制御手段を具備してなることを特徴とするコン
ピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20909797A JPH1153303A (ja) | 1997-08-04 | 1997-08-04 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20909797A JPH1153303A (ja) | 1997-08-04 | 1997-08-04 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153303A true JPH1153303A (ja) | 1999-02-26 |
Family
ID=16567247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20909797A Withdrawn JPH1153303A (ja) | 1997-08-04 | 1997-08-04 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153303A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051231A (ja) * | 2014-08-29 | 2016-04-11 | キヤノン株式会社 | 電子機器 |
-
1997
- 1997-08-04 JP JP20909797A patent/JPH1153303A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051231A (ja) * | 2014-08-29 | 2016-04-11 | キヤノン株式会社 | 電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060125 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060221 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060414 |