JP4685312B2 - データ処理システムおよび電力節約方法 - Google Patents

Description

【０００１】
発明の分野
本発明は、一般的に、低電力電子システムの分野に関し、特に、低電力状態においてバス裁定を実行し得るシステムに関する。
【０００２】
発明の背景
マイクロプロセッサの設計では、規定されたバス裁定方式によって、バスは、複数のマスタを慣例的に有する。通常、外部装置が、バス要求信号を介してバスの所有権を要求する。外部装置は、バス許可出力がアクティブ状態である裁定ブロックによって、所有権を許可される。通常、裁定ブロックは、マイクロプロセッサコアと同じ装置に一体化されている。バス裁定ブロックが外部マスタにバスを許可する場合、ＣＰＵコアは、すぐにストールされる。コアがストールされると、コアによって消費される電力は、特に、コアのクロックツリーによって消費される電力はいずれも不必要に浪費される。従って、裁定ブロックによって他のバスマスタがシステムバスの制御を許可された場合、ＣＰＵコアの不必要な電力消費を無くすバス裁定ブロックを有するマイクロプロセッサを実現することが望ましい。更に、一般的に、マイクロプロセッサの設計には、通常動作状態の他に低電力状態やデバッグ状態が考慮されている。従来の設計において、バス裁定が禁止されているのは、プロセッサがデバッグ状態又は低電力状態のいずれかの状態にある場合である。従って、更に、プロセッサの動作状態とは独立にシステムバスの裁定を考慮し得るプロセッサを実現することが望ましい。
【０００３】
図の詳細な説明
本発明は、例を用いて説明するが、添付の図により制限されるものではない。図において、同様な符号は、同様な要素を示す。
当業者は、図中の要素は、簡単明瞭性を目的に図示されており、縮尺通りに描かれていないことを理解されるであろう。例えば、本発明の実施例をより良く理解し得るように、図中の要素の寸法には、他の要素と比較して誇張されているものがある。
【０００４】
本明細書に用いる用語“バス”は、データ、アドレス、制御信号、又は状態信号等、１つ以上の様々な種類の情報を伝達するために用いられる複数の信号や導線を意味するために用いる。用語“アクティブ状態にする”及び“イナクティブ状態にする”は、信号、状態ビット、又は同様な装置を、それぞれ論理的“真”の状態又は論理的“偽”の状態にすることを意味する際に用いられる。論理的に真の状態が論理レベル“１”であるならば、論理的に偽の状態は、論理レベル“０”である。また、論理的に真の状態が論理レベル“０”であるならば、論理的に偽の状態は、論理レベル“１”である。
【０００５】
図１は、本発明の一実施例に基づく、データ処理システム２００を簡略化して示すブロック図である。システム２００は、中央処理装置（プロセッサ）２０２、システムクロック制御装置２２０及び代替マスタすなわちバス要求装置２３０を含む。クロック制御装置２２０は、クロック信号をバス要求装置２３０へ提供するように構成されている。プロセッサ２０２には、プロセッサ２０２のコア機能を含むプロセッサコア２１２と、様々な入力信号を利用してプロセッサコア２１２のクロック制御を行うプロセッサクロック制御装置２１０とが備えられている。従って、データ処理システム２００は、プロセッサコア２１２と、中間のプロセッサクロック制御装置２１０を介してプロセッサコア２１２に接続されたシステムクロック制御装置２２０を含むシステム回路網と、を備えていると言える。
【０００６】
更に、プロセッサ２０２は、プロセッサクロック制御装置２１０に接続された裁定ユニット（裁定回路又はＡｒｂ論理回路）２０４と、システムクロック制御装置２２０とを含む。更に、プロセッサ２０２は、それぞれプロセッサ２０２においてデバッグ状態と低電力状態をイネーブルにするデバッグ装置（デバッグモード論理回路）２０６と低電力装置（低電力モード論理回路）２０８を含む。通常、プロセッサ２０２のデバッグ状態と低電力状態は、互いに排他的であり、プロセッサ２０２は、同時にデバッグ状態と低電力状態になることはできない。ソフトウェアの命令、ハードウェアの割込み、又は他の該当するメカニズムによって起動されるプロセッサ２０２からの様々な制御信号に応じて、デバッグ装置２０６は、デバッグ状態信号をシステムクロック制御装置２２０のシステム制御装置２２２へ提供することによって、これらの様々な入力信号に応答するようになっている。同様に、低電力装置２０８は、プロセッサ２０２から様々な信号を受信し、システム制御装置２２２に対して低電力状態信号（ＬＰＭＤ状態）を生成する。低電力装置２０８、デバッグ装置２０６及び裁定回路２０４から受信した信号に基づき、システム制御装置２２２は、クロック生成装置２２４への入力を処理して、システム２００の様々な構成要素に印加されるクロック信号を制御する。更に、デバッグ装置２０６、低電力装置２０８及び裁定回路２０４は、信号をプロセッサクロック制御装置２１０へ提供する。プロセッサクロック制御装置２１０は、プロセッサ２０２の低電力状態、デバッグ状態及び裁定状態に該当するプロセッサコア２１２用のクロック信号を生成することによって、これらの入力信号に応答する。
【０００７】
上述したように、システム２００は、１つ以上のバスを要求する装置すなわち代替マスタ２３０（その１つを図１に示す）を含む。各代替マスタ２３０は、システムバス２６０の所有権すなわち支配権を要求するための機能を含む。一実施例において、代替マスタ２３０は、プロセッサ２０２の裁定回路２０４へ転送されるバス要求信号（ＢＲ＿Ｂ）をアクティブ状態にすることによって、システムバス２６０の支配権を要求する。裁定回路２０４は、バス許可信号（ＢＧ＿Ｂ）を生成し、ＢＧ＿Ｂ信号を代替マスタ２３０へ提供するように構成されている。図示した実施例において、裁定回路２０４は、更に、３状態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂをアクティブ状態にして、代替マスタ２３０からシステムバス２６０へのデータとアドレスの出力をイネーブル状態にすることによって、代替マスタ２３０にシステムバス２６０へのアクセスを許可する役割を担っている。
【０００８】
本発明の一実施例に基づくデータ処理システム２００は、プロセッサ２０２の動作状態とは独立した、システムバス２６０の裁定制御に適している。更に、システム２００は、図１に示す代替マスタ２３０等の外部マスタが、システムバス２６０の所有権を持った場合はいつでも電力消費を低減するように最適化される。このように、本発明が意図するものは、低電力で低コストのバス裁定方式を必要とするあらゆるシステムでの用途に適するバス裁定システムである。本発明の実施例は、ハードウェアによる加速性を利用するあらゆるシステムと同様に多重処理システムでの用途に適する。本発明の実施例は、再起動時間や応答時間を極端に低下させる事無く、低電力状態からの再起動による遅延を最小限にして、アクティブ状態ではないコンピュータシステムの電力消費を低減することができる。本明細書中において開示された機能を有するプロセッサに対応する然るべき用途には、バス支配権が必要なデバッグサポート用途、ＤＭＡ制御装置サポート、多重処理サポート及びハードウェア加速が含まれる。図１に示すシステム２００は、プロセッサコアが低電力状態やデバッグ状態等の特別な状態にある間、システム電力消費を最適化するために、また、システムバス動作をイネーブル状態にするために、システムクロック制御とプロセッサクロック制御とを分離しようとするものである。システム電力は、プロセッサ２０２が低電力状態にある場合やシステムバス２６０の所有権を代替マスタ２３０へ許可した場合、プロセッサコア２１２のクロックツリー回路網等の回路網をディスエーブル状態にすることによって、最適化される。更に、システム２００は、プロセッサ２０２がデバッグ状態にある場合、システムバス２６０上で代替マスタ２３０によるサイクル動作を実行する能力を含む。
【０００９】
次に、図２において、フロー図は、プロセッサ２０２の電力消費を有利に低減するためのプロセッサ２０２のバス要求処理を強調して示す。図２のフロー図の説明は、システム２００において選択された信号を示す図５のタイミング図と共に行う。次に、図２において、本発明の一実施例は、バス要求装置２３０によるバス要求が許可された場合、プロセッサコア２１２を電力節約モードへ遷移することによって、システム２００における電力を節約する方法１００を意図するものである。一実施例において、方法１００が最適に利用されるのは、プロセッサ２０２が、“通常”動作モード（すなわち、デバッグモードや低電力モードではないモード）で動作している場合である。従って、図２のフロー図は、初期状態では、ブロック１０４において、通常動作モード状態にあるプロセッサ２０２を示す。ブロック１０６において、システムバス２６０の所有権が、バス要求装置２３０等の代替バスマスタによって要求される。一実施例において、代替バスマスタ２３０は、裁定回路２０４により受信されたバスＢＲ＿Ｂのイナクティブ状態遷移により図５に示すバス要求信号をアクティブ状態にすることによって、システムバスの所有権を要求する。このバス要求に応じて、裁定回路２０４は、ブロック１０８において、プロセッサ２０２が通常動作状態から抜け出し、裁定状態に入るようにする。
【００１０】
この裁定状態において、裁定回路２０４は、ステップ１１０において、代替バスマスタ２３０に戻されたバス許可信号ＢＧ＿Ｂをアクティブ状態にする。更に、図１に示すプロセッサ２０２の実施例は、代替バスマスタ２３０がデータ信号２５０とアドレス信号２４０をシステムバス２６０へ送信できるようにする３状態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂをアクティブ状態にする。ＢＧ＿Ｂ信号の送出の際、裁定回路２０４は、プロセッサクロック制御装置２１０に信号を送り、（図５において、信号Ｃ１とＣ２で示す）コアクロックを停止することによって、プロセッサコア２１２を電力節約モードにし（ブロック１１２）、これによって、プロセッサコア回路網をディスエーブル状態にし、また、有益な点として、プロセッサ２０２によって消費される全体的な電力を低減する。バス許可信号ＢＧ＿Ｂがアクティブ状態にある間、プロセッサコア２１２へのＣ１クロックは、ハイ状態のままである（また、Ｃ２クロックは、ロー状態で停止された状態である）。しかしながら、独立に制御されるシステムクロックは、イネーブル状態にされ、これによって、図５に示すように、代替バスマスタ２３０は、システムバスアドレスと、ＢＧ＿Ｂがアクティブ状態にある間に発生するデータ信号遷移によって、システムバス２６０上でトランザクションを実行することができる（ブロック１１４）。代替バスマスタ２３０がそのシステムバスのタスクを終了した場合、代替バスマスタ２３０は、ＢＲ＿Ｂ信号をイナクティブ状態にする（ブロック１１６）。これに応じて、プロセッサ２０２の裁定論理回路２０４は、３状態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂ及びバス許可信号ＢＧ＿Ｂをイナクティブ状態にする（ブロック１１８）。ＢＧ＿Ｂ信号がイナクティブ状態にされると、プロセッサクロック制御装置２１０は、クロック信号Ｃ１とＣ２をアクティブ状態にすることによって、裁定状態から抜け出し（ブロック１２０）通常動作モードに再度入る。代替バスマスタ２３０がシステムバス２６０を制御する場合、プロセッサコア２１２を実質的に遮断することによって、本発明の本実施例によるプロセッサ２０２は、プロセッサコアが実質的にイナクティブ状態にある間、電力消費を低減する利点がある。
【００１１】
次に、図３と６では、データ処理システム２００とプロセッサ２０２との動作のフロー図とタイミング図を、プロセッサ２０２が低電力状態にある場合の外部バス要求処理を強調して示す。図３のフロー図は、プロセッサコア２１２が、低電力状態にある間、バス裁定をイネーブル状態にすることによって、データ処理システム２００における電力を節約する方法３００を示す。初期的には、プロセッサ２０２は、図３の参照番号３０４で示すように、通常動作モードで動作している。プロセッサ２０２は、該当する入力を低電力モード論理回路２０８に供給することによって、低電力モードに入るように動作可能である。一実施例において、低電力モードは、低電力モード命令を低電力モード装置２０８へ送出することによって開始される。プロセッサ２０２の図示した実施例には、ＬＰＭＤ信号による図６に示す低電力モード信号出力が含まれる。一実施例において、ＬＰＭＤ信号は、低電力モードを含み、４つの電力モードの内、１つのモードの表示に適した２ビット信号である。
【００１２】
図３のフロー図において、低電力命令が実行され（ブロック３０６）、この命令によって、低電力モード装置２０８がプロセッサ２０２を通常動作プロセッサモードから低電力状態へ遷移させる（ブロック３０８）。低電力状態は、ＬＰＭＤ信号の遷移（一実施例に基づく、通常動作モードに対する値３から低電力モードに対する値０への遷移）によって示され、そして、図６のタイミング図において、ＳＹＳＣＬＫ、Ｃ１クロック及びＣ２クロックが静止状態に入る。静止状態のＣ１クロックは、実効的にプロセッサコア２１２を遮断し、他方、静止状態のＳＹＳＣＬＫは、データ処理システム２００の残りの構成要素を遮断する。低電力モードに入ってしばらくすると、バス要求信号ＢＲ＿Ｂは、バス要求装置２３０により、図３のブロック３１０において、アクティブ状態にされる。バス要求信号ＢＲ＿Ｂは、裁定回路２０４によって受信され、これによって、プロセッサ２０２は、ブロック３１０の裁定状態に入る。裁定状態と低電力状態は、プロセッサ２０２は、低電力状態の間に、裁定状態に入ることができるという点において、互いに排他的ではないことに留意されたい。裁定回路２０４は、バス要求信号ＢＲ＿Ｂの受信に応じて、裁定信号をプロセッサクロック制御装置２１０へ送信する。プロセッサ２０２が低電力状態にある間に、裁定信号が、プロセッサクロック制御装置２１０によって検出された場合、ブロック３１２において、裁定信号により、プロセッサクロック制御装置２１０がＷＡＫＥ−ＵＰ信号をアクティブ状態にする。ＷＡＫＥ−ＵＰ信号は、システムクロック制御装置２２０のシステム制御装置２２２へ転送される。
【００１３】
ＷＡＫＥ−ＵＰ信号によりシステム制御装置２２２がシステムクロックをアクティブ状態にすることによって、システムをウェークアップし、且つプロセッサ２０２が低電力モードを抜け出す必要なく、裁定論理回路２０４をイネーブル状態にして図３のブロック３１４のバス許可信号を生成するのにちょうど良い間、プロセッサコアクロック（すなわち、Ｃ１クロックとＣ２クロック）を起動したりする。（図６に示すウェークアップシーケンス中、ＷＡＫＥ−ＵＰ信号をアクティブ状態にした後のプロセッサクロック信号１とＣ２の２サイクルによって、ＬＰＭＤ信号の状態は、変化しないことに留意されたい。）このようにして、プロセッサクロック制御装置２１０によって提供されたＷＡＫＥ−ＵＰ信号は、プロセッサコアが低電力状態の間、バス裁定をイネーブル状態にする。
【００１４】
バス許可信号ＢＧ＿Ｂがアクティブ状態にされた後、Ｃ１クロックは、静的ハイ状態（且つ、Ｃ２は静的ロー状態）に戻り、ブロック３１６において、バスサイクル動作を実行している間、代替バスマスタが電力消費を最小限に抑える。代替マスタがその外部バスサイクルを完了した場合、ブロック３１８において、バス要求信号ＢＲ＿Ｂは、イナクティブ状態にされる。これに応じて、裁定回路２０４は、ブロック３２０において、バス許可信号ＢＧ＿Ｂをイナクティブ状態にする。バス許可信号ＢＧ＿Ｂがイナクティブ状態にされると、プロセスは、裁定状態を抜け出す。ブロック３２２において、バス許可信号ＢＧ＿Ｂのイナクティブ状態に応じて、ＷＡＫＥ−ＵＰ信号は、イナクティブ状態になり、データ処理システム２００は、低電力状態へ戻る。好適には、ＴＳＣＤ＿Ｂ信号もイナクティブ状態になるまでＷＡＫＥ−ＵＰ信号はイナクティブ状態にならず、代替マスタのバストランザクション期間が終わるまで、システムクロックが確実に動作を継続する。図６のタイミング図の裁定状態から低電力状態への遷移は、ＷＡＫＥ−ＵＰ信号のイナクティブ化に続くシステムクロックのハイ状態への遷移を示す。好適な実施例において、裁定状態から低電力状態への遷移は、プロセッサ２０２のハードウェア設計で全て実現される。従って、プロセッサ２０２とデータ処理システム２００を外部バスサイクル動作に続く低電力状態へ戻すためのソフトウェアの介入は不要である。
【００１５】
ブロック３２２において低電力状態へ戻った後、システム２００を低電力状態から通常動作モードに遷移するために、ブロック３２４において、割込みを受信し得る。好適には、代替バスマスタ２３０がシステムバス２６０の所有権を有する間、割込みがアクティブ状態にされた場合、ブロック３２０において、バス許可がイナクティブ状態にされた後、プロセッサコア２０２がバスの所有権を回復するまで、その割込みは処理されない。代替バスマスタのサイクル動作の間、プロセッサコア２０２のクロックＣ１とＣ２は、それぞれハイ状態とロー状態に保持され、コアブロック上のあらゆる不具合を解消し、また、終了通知が最後のバストランザクション用のクロック立ち上がり端部で受信された場合起こり得る速度を制限する経路を解消する。更に、Ｃ１クロックをハイ状態に保持することによって、割込みが、プロセッサコア２１２をウェークアップさせる割込み制御装置を介して伝達し得る。
【００１６】
次に、図４と７において、図示したフロー図とタイミング図は、プロセッサ２０２がデバッグ状態にある時、バス裁定を可能にするシステム２００の動作を示す。方法４００は、デバッグ状態に入ることによってデータ処理システム２００をデバッグし、その後、コアがデバッグ状態にある間に、プロセッサによりバス裁定をイネーブル状態にする方法である。初期的には、図４のブロック４０４において、プロセッサ２０２は、通常動作モードで動作している。ブロック４０６において、システム２００は、通常動作モードにあり、デバッグ状態に入る。この遷移は、デバッグ肯定応答（ＤＢＡＣＫ）信号のアクティブ状態によって、図７のタイミング図に示される。プロセッサ２０２が、デバッグ状態に入ると、デバッグ装置２０６は、プロセッサクロック制御装置２１０を介して、クロックＣ１とＣ２の制御を行い、適切にクロックを遮断して、デバッグモードでのクロックに関する如何なる不具合も防止する。
【００１７】
ブロック４０８において、バス要求信号ＢＲ＿Ｂは、アクティブ状態にされ、プロセッサ２０２は、裁定状態に入る。低電力状態の場合のように、デバッグ状態と裁定状態は、プロセッサ２０２は、デバッグ状態の間、裁定状態に入り得るという点において互いに排他的ではない。ブロック４０８において、バス要求信号をアクティブ状態にすると、ブロック４１０で、プロセッサ２０２がデバッグ状態にある間、プロセッサクロック制御装置２１０によって、システムクロック装置２２０のシステム制御装置２２２へのＷＡＫＥ−ＵＰ信号がアクティブ状態になる。ＢＲ＿ＢとＷＡＫＥ−ＵＰ信号のアクティブ状態に応じて、裁定回路２０４は、ブロック４１２において、バス許可信号ＢＧ＿Ｂをアクティブ状態にする。このようにして、プロセッサクロック制御装置２１０によって提供されたＷＡＫＥ−ＵＰ信号は、プロセッサコア２１２がデバッグ状態にある間、バス裁定をイネーブル状態にする。バス許可信号ＢＧ＿Ｂをアクティブ状態にした後、プロセッサ２０２がデバッグ状態にある間、３状態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂは、代替バスマスタ２３０をイネーブル状態にしてシステムバス２６０でサイクル動作を実行するために、アクティブ状態にされる。代替バスマスタ２３０が、ブロック４１４において、そのバスサイクル動作を完了した後、代替バスマスタ２３０は、ブロック４１６において、バス要求をイナクティブ状態にする。ブロック４１６において、バス要求信号ＢＲ＿Ｂをイナクティブ状態にすると、ブロック４１８において、バス許可信号ＢＧ＿Ｂがイナクティブ状態にされ、これによって、プロセッサ２０２は、裁定状態を抜け出す。ブロック４２０において、ＷＡＫＥ−ＵＰ信号は、ＢＧ＿Ｂのイナクティブ状態に応じて、イナクティブ状態にされ、また、システム２００は、デバッグ状態に戻される。好適には、裁定状態からデバッグ状態への遷移は、ソフトウェアが介入せずに行われ、遷移期間が最小限に抑えられる。
【００１８】
デバッグ状態の間、プロセッサクロックＣ１とＣ２はオフ状態に維持され、ここでは、Ｃ１とＣ２双方共ロー状態である。好適には、プロセッサクロックＣ１とＣ２は、デバッグモードではオフの状態にして、コア資源へのアクセスが可能にされる。コア資源のこれらのアクセスでは、クロック同期の危険性を回避しなければならない。本明細書中で述べたように、裁定機能が無い場合、プロセッサは、プロセッサ２０２がデバッグ状態にある時、外部バス要求を裁定できない。最終的には、ブロック４２２において、デバッグ状態は、終了し、ブロック４２４において、通常動作モードが再開される。
【００１９】
図３、６，４，７を参照すると、この開示の恩恵を受ける当業者は、本発明が、データ処理システム２００を動作させる方法を意図し、ここで、データ処理システムの構成は、ＳＹＳＣＬＫ、Ｃ１クロック、Ｃ２クロックが全て静的状態に保持される、図３と６とで説明した、データ処理システムが低電力状態等の第１状態になるのに応じて、第１の構成でクロックを保持するように構成されていることを理解されるであろう。更に、図４と７で説明したデバッグ状態等の第２状態にシステムが入ると、処理システム２００は、第２の構成でクロックを保持するように構成されており、ここで、プロセッサコアクロックＣ１とＣ２は、デバッグ状態に入った後、所定の期間が経過してから、オフ状態に保持される。
【００２０】
従って、この開示の恩恵を受ける当業者は、本発明が、コアプロセッサの動作状態とは独立に、外部システムの裁定をイネーブル状態にするためのシステムと方法を意図することを理解されるであろう。更に、本明細書中において述べる機能は、代替バスマスタがシステムバスを制御する場合、不要な回路網をディスエーブル状態にすることによって、電力消費を最適化する。上述の明細書中において、本発明は、具体的な実施例を挙げて説明した。しかしながら、以下の請求項に述べる本発明の範囲から逸脱することなく、様々な修正や変更が可能であることを当業者は理解されるであろう。従って、明細書及び図面は、制約的ではなく、説明のためと見なすものとし、このような修正全て、本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づくシステムのブロック図。
【図２】 本発明の一実施例に基づく、電力消費を最小限に抑えつつシステムバスを裁定する方法を示すフロー図。
【図３】 本発明の一実施例に基づく、低電力状態においてシステムバスを裁定する方法を示すフロー図。
【図４】 本発明の一実施例に基づく、デバッグ状態においてシステムバスを裁定する方法を示すフロー図。
【図５】 図２の方法の作用を示すタイミング図。
【図６】 図３の方法の作用を示すタイミング図。
【図７】 図４の方法の作用を示すタイミング図。

Claims (4)

1. 外部マスタとしてのバス要求装置（２３０）に接続されたデータ処理システム（２００）であって、前記データ処理システム（２００）は、システムバス（２６０）と；プロセッサ（２０２）と；前記システムバス（２６０）と前記プロセッサ（２０２）とに接続されたシステムクロック制御装置（２２０）とを備え、
   前記プロセッサ（２０２）は、裁定ユニット（２０４）と；プロセッサコア（２１２）と；前記裁定ユニット（２０４）と前記プロセッサコア（２１２）とに接続されたプロセッサクロック制御装置（２１０）とを備え、
   前記プロセッサクロック制御装置（２１０）が、前記プロセッサコア（２１２）のコアクロック（Ｃ１，Ｃ２）を静止状態に設定した状態において、前記バス要求装置（２３０）が、前記システムバス（２６０）の所有権を要求するバス要求信号（ＢＲ＿Ｂ）を前記裁定ユニット（２０４）に送信すると、前記裁定ユニット（２０４）は、前記プロセッサ（２０２）による前記システムバス（２６０）の所有権と、前記バス要求装置（２３０）による前記システムバス（２６０）の所有権とを裁定するバス裁定をイネーブル状態にし、前記イネーブル状態は、第１期間と、前記第１期間の後の第２期間とに亘って続き、
   前記第１期間では前記システムクロック制御装置（２２０）は、前記データ処理システム（２００）をウェークアップし、且つ前記プロセッサクロック制御装置（２１０）は、前記コアクロック（Ｃ１，Ｃ２）を起動し、
   前記第２期間では前記裁定ユニット（２０４）は、前記システムバス（２６０）の所有権を前記バス要求装置（２３０）に付与するバス許可信号（ＢＧ＿Ｂ）を前記バス要求装置（２３０）に送信し、且つ前記プロセッサクロック制御装置（２１０）は、前記コアクロック（Ｃ１，Ｃ２）を静止状態に設定し、前記バス要求装置（２３０）は、前記バス許可信号（ＢＧ＿Ｂ）を受信すると、前記システムバス（２６０）を用いてバスサイクル動作を実行するように構成されることを特徴とする、データ処理システム。
2. 外部マスタとしてのバス要求装置（２３０）に接続されたデータ処理システム（２００）であって、前記データ処理システム（２００）は、システムバス（２６０）と；プロセッサ（２０２）とを備え、
   前記プロセッサ（２０２）は、裁定ユニット（２０４）と；プロセッサコア（２１２）と；前記裁定ユニット（２０４）と前記プロセッサコア（２１２）とに接続されたプロセッサクロック制御装置（２１０）とを備え、
   前記プロセッサクロック制御装置（２１０）が、前記システムバス（２６０）を介して前記プロセッサコア（２１２）がデバッグされる状態であるデバッグ状態に前記プロセッサコア（２１２）を設定した状態において、前記バス要求装置（２３０）が、前記システムバス（２６０）の所有権を要求するバス要求信号（ＢＲ＿Ｂ）を前記裁定ユニット（２０４）に送信すると、前記裁定ユニット（２０４）は、前記プロセッサ（２０２）による前記システムバス（２６０）の所有権と、前記バス要求装置（２３０）による前記システムバス（２６０）の所有権とを裁定するバス裁定をイネーブル状態にし、前記イネーブル状態は、第１期間と、前記第１期間の後の第２期間とに亘って続き、
   前記第１期間では前記裁定ユニット（２０４）は、前記システムバス（２６０）の所有権を前記バス要求装置（２３０）に付与するバス許可信号（ＢＧ＿Ｂ）を前記バス要求装置（２３０）に送信し、且つ前記プロセッサクロック制御装置（２１０）は、前記プロセッサコア（２１２）がデバッグされるべく前記プロセッサコア（２１２）のコアクロック（Ｃ１，Ｃ２）を制御し、
   前記第２期間では前記プロセッサクロック制御装置（２１０）は、前記コアクロック（Ｃ１，Ｃ２）をオフ状態に設定し、前記バス要求装置（２３０）は、前記コアクロック（Ｃ１，Ｃ２）がオフ状態に設定されると、前記システムバス（２６０）を用いてバスサイクル動作を実行するように構成されることを特徴とする、データ処理システム。
3. 外部マスタとしてのバス要求装置（２３０）に接続されたデータ処理システム（２００）が電力を節約する電力節約方法であって、
   前記データ処理システム（２００）は、システムバス（２６０）と；プロセッサ（２０２）と；前記システムバス（２６０）と前記プロセッサ（２０２）とに接続されたシステムクロック制御装置（２２０）とを備え、
   前記プロセッサ（２０２）は、裁定ユニット（２０４）と；プロセッサコア（２１２）と；前記裁定ユニット（２０４）と前記プロセッサコア（２１２）とに接続されたプロセッサクロック制御装置（２１０）とを備え、
   前記電力節約方法は、
   前記プロセッサクロック制御装置（２１０）が、前記プロセッサコア（２１２）のコアクロック（Ｃ１，Ｃ２）を静止状態に設定する低電力ステップ（３０８）と；
   前記静止状態にある間に、前記バス要求装置（２３０）が、前記システムバス（２６０）の所有権を要求するバス要求信号（ＢＲ＿Ｂ）を前記裁定ユニット（２０４）に送信すると、前記裁定ユニット（２０４）が、前記プロセッサ（２０２）による前記システムバス（２６０）の所有権と、前記バス要求装置（２３０）による前記システムバス（２６０）の所有権とを裁定するバス裁定をイネーブル状態にするイネーブルステップ（３１０）と
   を有し、
   前記イネーブル状態は、第１期間と、前記第１期間の後の第２期間とに亘って続き、
   前記第１期間では前記システムクロック制御装置（２２０）は、前記データ処理システム（２００）をウェークアップし、且つ前記プロセッサクロック制御装置（２１０）は、前記コアクロック（Ｃ１，Ｃ２）を起動し（３１２）、
   前記第２期間では前記裁定ユニット（２０４）は、前記システムバス（２６０）の所有権を前記バス要求装置（２３０）に付与するバス許可信号（ＢＧ＿Ｂ）を前記バス要求装置（２３０）に送信し（３１４）、且つ前記プロセッサクロック制御装置（２１０）は、前記コアクロック（Ｃ１，Ｃ２）を静止状態に設定し、前記バス要求装置（２３０）は、前記バス許可信号（ＢＧ＿Ｂ）を受信すると、前記システムバス（２６０）を用いてバスサイクル動作を実行する（３１６）ことを特徴とする、電力節約方法。
4. 外部マスタとしてのバス要求装置（２３０）に接続されたデータ処理システム（２００）が電力を節約する電力節約方法であって、
   前記データ処理システム（２００）は、システムバス（２６０）と；プロセッサ（２０２）とを備え、
   前記プロセッサ（２０２）は、裁定ユニット（２０４）と；プロセッサコア（２１２）と；前記裁定ユニット（２０４）と前記プロセッサコア（２１２）とに接続されたプロセッサクロック制御装置（２１０）とを備え、
   前記電力節約方法は、
   前記プロセッサクロック制御装置（２１０）が、前記システムバス（２６０）を介して前記プロセッサコア（２１２）がデバッグされる状態であるデバッグ状態に前記プロセッサコア（２１２）を設定するデバッグステップ（４０６）と；
   前記デバッグ状態にある間に、前記バス要求装置（２３０）が、前記システムバス（２６０）の所有権を要求するバス要求信号（ＢＲ＿Ｂ）を前記裁定ユニット（２０４）に送信すると、前記裁定ユニット（２０４）が、前記プロセッサ（２０２）による前記システムバス（２６０）の所有権と、前記バス要求装置（２３０）による前記システムバス（２６０）の所有権とを裁定するバス裁定をイネーブル状態にするイネーブルステップ（４０８）と
   を有し、
   前記イネーブル状態は、第１期間と、前記第１期間の後の第２期間とに亘って続き、
   前記第１期間では前記裁定ユニット（２０４）は、前記システムバス（２６０）の所有権を前記バス要求装置（２３０）に付与するバス許可信号（ＢＧ＿Ｂ）を前記バス要求装置（２３０）に送信し（４１２）、且つ前記プロセッサクロック制御装置（２１０）は、前記プロセッサコア（２１２）がデバッグされるべく前記プロセッサコア（２１２）のコアクロック（Ｃ１，Ｃ２）を制御し（４１０）、
   前記第２期間では前記プロセッサクロック制御装置（２１０）は、前記コアクロック（Ｃ１，Ｃ２）をオフ状態に設定し、前記バス要求装置（２３０）は、前記コアクロック（Ｃ１，Ｃ２）がオフ状態に設定されると、前記システムバス（２６０）を用いてバスサイクル動作を実行する（４１４）ことを特徴とする、電力節約方法。

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