JPH09218732A - 情報処理装置および情報処理装置の制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速のＣＰＵを用いて消費電力を低減できる
小型・携帯用情報処理装置およびその制御方法を提供す
る。 【解決手段】 ＣＰＵ１と、ＣＰＵ１とアドレスバス３
１およびデータバス３２によって接続されたコントロー
ラユニット２０を有するコンピュータ１０において、Ｃ
ＰＵ１がコントローラユニット２０によって入出力処理
を行う間は、ＣＰＵ１からＢＯＦＦ信号によってバス３
１および３２を開放し、低消費電力モードにする。さら
に、入出力処理が終了するとＣＰＵ１を復帰させ、コン
トローラユニット２０の側を低消費電力状態にしてコン
ピュータ１０全体としての消費電力を低減可能とし、同
時に、ピーク電流の低減も図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、特に、携帯用の情報処理装置に適したハードウェア
構成およびその制御方法に関するものである。

【０００２】

【従来の技術】パーソナルコンピュータなどの情報処理
装置は、ＦＤＤ、プリンタ、キーボード等の基本的な端
末に加え、近年、規格化されたインタフェースを備えた
機能拡張カードであるＰＣＭＣＩＡ（Personal Compute
r Memory Card Internationl Association）、モデム、
サウンド用端末なども付加され、高機能化が進んでい
る。さらに、コンピュータを構成するＩＣも、高機能化
され、処理速度が向上している。従って、高機能で高速
のＣＰＵが開発され、これを用いて多種多用な周辺機器
を制御するデスクトップ型の小型で高性能の情報処理装
置が開発されている。情報処理装置の小型化は、近年さ
らに進んでおり、ノートブック型あるいはそれより小型
の携帯に便利な情報処理装置の開発および製品化が検討
されている。

【０００３】

【発明が解決しようとする課題】高機能で高速のＣＰＵ
は消費電力も大きく、バッテリーなどの限られた容量の
電力で動作する携帯用の情報処理装置においては、デス
クトップ型と同じ機能をフルに発揮させることは難し
い。高速のＣＰＵを用いてノートブックサイズに纏めら
れたパーソナルコンピュータ（パソコン）であっても、
長時間使用する際は家庭用電源などと接続するか、ある
いは大型のバッテリーパックを用意する必要があり、携
帯できる状態で使用できる時間はごく限られている。さ
らに、使用時間を延ばすために大型のバッテリーを搭載
する必要があるため、小型化および軽量化を図ることが
困難となっている。

【０００４】そこで、本発明においては、処理速度が速
く、機能も高いＣＰＵを採用しながら、消費される電力
を最小限に止め、本格的な携帯用のパソコンなどの情報
処理装置を実現できるハードウェア構成およびその制御
方法を提供することを目的としている。さらに、情報処
理装置としての処理速度も十分に速く、バッテリーなど
の携帯用の電源で長時間稼働させられる情報処理装置を
提供することも目的としている。そして、携帯しながら
長時間にわたって十分な能力を発揮できる、小型で軽量
の携帯用情報処理装置を提供可能とすることを目的とし
ている。

【０００５】

【課題を解決するための手段】本発明の情報処理装置に
おいては、消費電力の大きな高速のＣＰＵを用いながら
消費電力を低減するために、クロックに同期して情報処
理装置の全ての制御を行うという従来の一般的な設計思
想と異なり、ＣＰＵと、制御ユニットおよびその他の周
辺回路を排他的に動作させることによって情報処理装置
全体の消費電力を低減するようにしている。すなわち、
本発明の、ＣＰＵと、内部バスによりＣＰＵに接続され
た制御ユニットとを有し、ＣＰＵがバス開放信号によっ
て内部バスを開放し低消費電力モードに移行するバス開
放手段を備えており、また、制御ユニットがＣＰＵの周
辺装置を制御する周辺制御部と、ＣＰＵとの接続を制御
するＣＰＵインタフェース部とを備えており、このＣＰ
Ｕインタフェース部がＣＰＵから周辺制御部を介して行
う入出力サイクルの開始情報を検出すると周辺装置に対
する入出力処理を周辺制御部に指示すると共にＣＰＵに
対しバス開放信号を供給し、入出力処理が終了するとバ
ス開放信号を解除することを特徴としている。

【０００６】このように、本発明の情報処理装置におい
ては、制御ユニットは入出力サイクルの開始情報によっ
て制御ユニット自身が処理を行うタイミングを判断で
き、一方、ＣＰＵはバス開放信号によってＣＰＵ自身が
処理を行うタイミングを判断できる。従って、開始情報
とバス開放信号によってＣＰＵと制御ユニットおよびそ
の他の周辺装置は処理を行うタイミングをそれぞれ判断
できるので、ＣＰＵが処理を行っており、入出力処理が
発生していないことを制御ユニットが判断して、その
間、制御ユニットおよびその他の周辺装置は低消費電力
状態にできる。一方、ＣＰＵは、制御ユニットが主とな
って入出力処理を行っていることをバス開放信号によっ
て判断して、その間、バスを開放して低消費電力状態に
できる。従って、ＣＰＵと、制御ユニットおよびその他
の周辺装置の間で排他的に処理を進行させることがで
き、情報処理装置において同時に消費される電力を大幅
に低減することが可能となり、情報処理装置の電源部の
小型化および省電力化を図ることが可能となる。

【０００７】また、本発明の情報処理装置においては、
ＣＰＵと、周辺装置および制御ユニットが排他的に動作
するので、ＣＰＵと周辺装置あるいは制御ユニットとの
クロック信号の同期をとる必要はなくなる。このため、
ＣＰＵはその能力を十分に発揮する高速のクロック信号
で稼働させることができ、一方、制御ユニットおよび周
辺装置はそれに適した速さのクロック信号で稼働させる
ことができる。従って、本発明の情報処理装置は、ＣＰ
Ｕの能力をフルに発揮させることができると同時に、装
置全体の消費電力を低減でき、高性能で消費電力の少な
い、小型・軽量の携帯用として本格的に利用できる情報
処理装置を提供できる。

【０００８】さらに、本例の情報処理装置は、バス開放
信号によってＣＰＵが制御ユニットが主となって情報処
理装置における処理を行っていることを判断し、入出力
サイクルを中断する。これによって、ＣＰＵは低消費電
力モードに移行し、ＣＰＵ内部のパイプライン処理など
の状況を判断しながら消費される電力を低減できる。さ
らに、本発明の情報処理装置においては、ＣＰＵがバス
を開放するので、このインタフェースに係る消費電力も
低減できる。一方、バス開放信号が解除されると入出力
サイクルの開始情報を再度出力することによって制御ユ
ニットとのデータの入出力を行える。このような信号と
しては、サイクル中にＣＰＵからバスを開放する信号を
用いることが可能であり、例えば、アドレス・ホールド
要求入力（ＡＨＯＬＤ）を用いることが可能である。ま
た、バックオフ入力（ＢＯＦＦ）を用いることも可能で
あり、ＢＯＦＦによってＣＰＵからアドレスバスと同様
にデータバスも開放されるので、省電力効果は高い。

【０００９】従来の情報処理装置のように、ＣＰＵを他
の回路と同期して使用する装置においては、ＣＰＵには
他の回路と同一のクロック信号が入力され、クロック信
号の周波数が高くなると基板上の容量、インピーダンス
などの影響を無視できなくなるので、その周波数を一定
値以上に高くすることは不可能であった。従って、ＣＰ
Ｕは高速動作するために入力したクロック信号を内部で
逓倍化などの処理を施している。このような従来の情報
処理装置は、ＣＰＵとメモリコントローラなどの外部回
路とのインタフェースは共通のクロック信号に基づくタ
イミングで行われ、入出力処理をスムーズに行うために
最適化を図ることが容易であり、回路の設計も簡単で、
また、検査などにおけるシミュレーションも実行し易
い。しかしながら、個々のセルの処理速度が向上して
も、上記の理由により急激な消費電力の増加を避けるた
め同期式では周波数の高いクロック信号を数多くのセル
に接続することはできない。これに対し、本発明の情報
処理装置は、ＣＰＵを制御ユニットおよび他の周辺装置
と非同期に排他的に動作させるので、ＣＰＵの動作に適
した高速のクロック信号をＣＰＵ自身とＣＰＵの動作に
必要な、例えば、制御ユニットのＣＰＵインタフェース
部に限って供給されれば良い。従って、クロック信号の
高周波化による消費電力の増加を抑止でき、さらに、ク
ロック信号の電圧を下げて省電力化を図ることが可能で
ある。

【００１０】さらに、最近のＣＰＵは処理速度が向上
し、従来よりも少ないクロック数で処理を終えてしまう
ため、その他の回路とタイミングを合わせるなどの目的
で不必要なセル動作が増加する。そこで、これによる電
力の浪費を防止し、ＣＰＵにおける消費電力を低減する
ためにＣＰＵ内部で部分的にクロックを停止するなどの
処理が行われている。しかし、ＣＰＵに接続されている
外部機器の状態がＣＰＵ自体で完全に把握できず、ま
た、本来処理能力の向上を第１義として開発されたＣＰ
Ｕ自体では思い切った省電力化は不可能である。また、
外部機器でＣＰＵと無関係に処理が行われる間、ＣＰＵ
のクロック信号を停止して消費電力の低減を図る回路を
設けることも可能であるが、ＣＰＵの内部状態によって
はクロック信号を停止することが好ましくない場合もあ
る。従って、ＣＰＵに対するクロック信号の供給・停止
を外部から制御したのでは、ＣＰＵのパフォーマンスを
損ねずに省電力化は行えず、実効の伴った制御は不可能
である。これに対し、本発明の情報処理装置では、ＣＰ
Ｕ自身がバス開放信号によって省電力モードに移行する
判断が行えるので、処理状況に合わせてＣＰＵのパフォ
ーマンスを落とさずにきめの細かな省電力化が可能であ
る。

【００１１】さらに、従来の情報処理装置では、ＣＰＵ
が稼働を続け、外部機器も同時に稼働するので、ピーク
電流は大きく、これに対応した電源回路が必要となる。
このため、こまめに省電力機構を設けても電源回路の規
模は小さくならず、消費される電力も大幅に低減するこ
とは不可能である。これに対し、本発明の情報処理装置
は、ＣＰＵを制御ユニットおよび他の周辺装置と非同期
に排他的に動作させることが可能である。従って、ＣＰ
Ｕと周辺装置が必要に応じてほぼ交互に動作するので、
消費電流を平均化でき、ピーク電流を抑えて電源回路の
小規模化、および低コスト化も実現できる。

【００１２】周辺制御部がＣＰＵとデータを交換可能な
メインメモリを制御するメモリ制御手段を備えている場
合は、ＣＰＵがメモリにアクセスする間であっても、メ
モリ制御手段がメモリのロウアドレスやカラムアドレス
を提供している入出力処理中にＣＰＵを低消費電力モー
ドにできる。また、周辺制御部が入出力バスを介して接
続された入出力装置を制御する機器制御手段を備えてい
る場合は、それらの入出力装置に対し入出力する処理を
行う間、ＣＰＵを低消費電力モードにできる。

【００１３】制御ユニットが主となって入出力処理を行
い、バス開放信号が解除されると、ＣＰＵから入出力サ
イクルの開始情報が再度出力され、ＣＰＵインタフェー
ス部は、入出力サイクルがリードサイクルであれば入出
力処理で用意されたデータおよびレディー信号を出力す
る。入出力サイクルがライトサイクルの場合は、再度出
力された開始情報に対しレディー信号を出力しても良
く、あるいは、サイクルを中断するバス開放信号に先立
ってライトサイクルの完了を示すレディー信号をＣＰＵ
に出力しても良い。ＣＰＵの処理サイクルを中断する前
にサイクルの完了を示すレディー信号をＣＰＵに出力す
ることによって、同じライトサイクルを繰り返さずに処
理を進められる。また、ＣＰＵインタフェース部におい
て、少なくともバス開放信号が供給されている間は、Ｃ
ＰＵから出力される次の入出力サイクルの開始情報をマ
スクすることによってレディー信号に続いて開始信号が
出力されたようなケースであっても誤動作を防止できる
ので、調停回路のような複雑な回路を設けなくてもＣＰ
Ｕと入出力装置のマッチングを図れる。

【００１４】さらに、制御ユニットに周辺装置の制御に
必要とされるリカバリータイムの計測部を設け、リカバ
リータイム内に入出力サイクルの開始情報が出力される
と、ＣＰＵインタフェース部からバス開放信号が供給さ
れた後、リカバリータイムの経過を待って入出力処理を
行うことにより、リカバリータイムの制御も可能であ
る。

【００１５】さらに、ＣＰＵの接続された内部バスにＰ
ＣＭＣＩＡインタフェースなどの入出力機器を共通に接
続し、周辺制御部に入出力機器を制御する機器制御手段
を設けることにより、バス開放信号が供給されている間
にＣＰＵから開放された内部バスを介して入出力機器に
対する処理を行うことができる。

【００１６】このような本発明の情報処理装置はＣＰＵ
と制御ユニットおよびその他の周辺装置の間で排他的な
動作を行わせ、ＣＰＵのパフォーマンスを損ねずに消費
電力の低減を図るために以下のようなステップを有する
制御方法を採用できる。

【００１７】１．ＣＰＵから周辺制御部を介して行う入
出力サイクルの開始情報が前記ＣＰＵインタフェース部
に与えられる第１のステップ。

【００１８】２．ＣＰＵインタフェース部からＣＰＵに
対してバス開放信号が供給され、内部バスを開放して前
記ＣＰＵが低消費電力モードに移行する第２のステッ
プ。

【００１９】３．この第２のステップと前後して、周辺
制御部を低電力消費状態から動作状態に移行する第３の
ステップ。

【００２０】４．周辺制御部によって入出力サイクルに
対応する入出力処理が行われる第４のステップ。

【００２１】５．入出力処理が終了すると、バス開放信
号を解除して内部バスをＣＰＵに復帰させると共に低消
費電力モードを解除する第５のステップ。

【００２２】６．この第５のステップと前後して周辺制
御部を動作状態から低電力消費状態に移行する第６のス
テップ。

【００２３】さらに、第２のステップにおいて入出力サ
イクルが中断される場合は、第５のステップに続いて、
入出力サイクルの開始情報がＣＰＵから再度出力される
第７のステップと、この再度出力された開始情報に対応
し、入出力サイクルが少なくともリードサイクルであれ
ば入出力処理で用意されたデータおよびレディー信号を
出力する第８のステップを設けることにより、ＣＰＵと
制御ユニットとのデータ交換をスムーズに行わせること
ができる。また、第２のステップに先立って、入出力サ
イクルがライトサイクルのときはレディー信号を出力す
る第９のステップを設けることにより、ライトサイクル
において入出力サイクルの中断を避けることが可能であ
る。

【００２４】

【発明の実施の形態】以下で実施例に基づき本発明をさ
らに説明する。

【００２５】〔概略構成〕図１に本発明の携帯用コンピ
ュータ１０の概略構成を示してある。本例ではインテル
社製のマイクロプロセッサ８０４８６ＳＸ（EMBEDDED U
LTRA-LOW POWERタイプ）をＣＰＵとして採用し、ＩＢＭ
社ＰＣ／ＡＴアーキテクチャに基づく基本機能を備えた
コンピュータ１０を用いて示してある。さらに、本例の
コンピュータ１０は、メモリコントローラ、ビデオコン
トローラ、Ｉ／Ｏデバイスコントローラなどの周辺機器
を制御する機能が１つのチップ２０に集約されており、
このコントローラユニット２０とＣＰＵ１の２チップに
よって主に構成されている。このコントローラユニット
２０とＣＰＵ１がアドレスバス３１、データバス３２、
バックオフ（ＢＯＦＦ）信号線３３などによって接続さ
れている。

【００２６】本例のコンピュータ１０においては、ＣＰ
Ｕ１とコントローラユニット２０を接続するアドレスバ
ス３１に、ＰＣＭＣＩＡインタフェース４５も接続され
ており、後述するように、ＣＰＵ１からアドレスバス３
１が開放された時間を用いてＰＣＭＣＩＡ用のバスとし
て兼用できるようになっている。このＰＣＭＣＩＡイン
タフェース４５は、コントローラユニット２０に設けら
れたＰＣＭＣＩＡコントローラ２３によって制御され、
このため、コントローラユニット２０とＰＣＭＣＩＡイ
ンタフェース４５は、ラッチ信号やイネーブル信号（Ｏ
Ｅ）を供給する信号線４６によって接続されている。

【００２７】本例のコントローラユニット２０は、メイ
ンメモリ、拡張メモリを備えたメモリユニット４０を制
御するメモリコントロール回路２２を備えており、コン
トローラユニット２０とメモリユニット４０は、ロウア
ドレスストローブ信号（ＲＡＳ）、カラムアドレススト
ローブ信号（ＣＡＳ）などの制御信号を供給する信号線
４１と、それぞれのメモリアドレスデータを供給し、メ
モリとデータを交換するメモリ用のバス４２によって接
続されている。

【００２８】本例のコンピュータ１０は、キーボード４
７、マウス４８などのポインティングデバイス、さらに
ＲＳ−２３２Ｃ４９などのコミュニケーションポートが
コントローラユニット２０に設けられたＩ／Ｏデバイス
コントローラ２４によって制御される。さらに、本例の
コントローラユニット２０は、ＩＳＡ（Industrial Sta
ndard Architectrue) バス５０などの入出力装置を接続
可能な拡張バスを制御する機能も備えている。本例にお
いては、コントローラユニット２０がＩＳＡバスコント
ローラ２５を搭載しており、これによってハードディス
クユニット（ＨＤＤ）５１およびコンパクトディスクユ
ニット（ＣＤ−ＲＯＭ）５２などのＩＳＡバス５０に接
続された入出力装置に対し入出力操作ができるようにな
っている。

【００２９】さらに、本例のコントローラユニット２０
は、ビデオコントローラ２８も搭載しており、これによ
ってビデオメモリ５６および液晶表示装置（ＬＣＤ）５
５を制御している。このように、本例のコントローラユ
ニット２０は、メモリコントローラ２２、ＰＣＭＣＩＡ
コントローラ２３、Ｉ／Ｏデバイスコントローラ２４お
よびＩＳＡバスコントローラ２５といった周辺装置を制
御する機能を備えた周辺制御部２９を備えており、ＣＰ
Ｕ１に対する周辺装置の殆どを制御できるように構成さ
れている。従って、コントローラユニット２０において
ＣＰＵ１に対する入出力を全て制御し、その状態を判断
することができる。そこで、本例のコンピュータにおい
ては、このコントローラユニット２０にＣＰＵインタフ
ェースコントローラ２１を設け、詳細を以下に説明する
ように、ＣＰＵ１のサイクルの中断および再開、低消費
電力モードへの切り換え、ＣＰＵ１のバス開放の制御な
どを行えるようにしている。さらに、ＣＰＵインタフェ
ースコントローラ２１は、コントローラユニット２０の
内部の制御も行い、後述するクロック（ＣＬＫ）マスク
回路を用いて稼働状態を変えたり、リカバリータイムの
設定を行うなど、コントローラユニット自体の電力の消
費などの制御ができるようになっている。

【００３０】また、本例のコンピュータユニット１０
は、２つのクロック供給ユニット５８および５９を備え
ている。一方のクロック供給ユニット５８は、ＣＰＵ１
の最高周波数のクロック信号（ＣＬＫ−Ｈ）を供給し、
他方のクロック供給ユニット５９は、コントローラユニ
ット２０に接続された入出力装置にマッチした低周波数
のクロック信号（ＣＬＫ−Ｌ）を供給するようになって
いる。本例では、説明を簡単にするために周波数が２：
１となったＣＬＫ−ＨとＣＬＫ−Ｌの２種類のクロック
信号を例示してあるが、周波数の比率、クロック信号の
種類、さらに、これらのクロック信号が同期信号あるい
は非同期信号であるかは、本発明の請求範囲を限定する
ものではない。また、本例のように２つのクロック供給
ユニットを用意しなくともＣＬＫ−Ｈのクロック信号を
分周してＣＬＫ−Ｌとしても良く、逆に、ＣＬＫ−Ｌの
クロック信号を逓倍してＣＬＫ−Ｈとしても良い。

【００３１】本例のＣＰＵ１は、内部における処理を行
うコア２と、インタフェースに係る処理を主に行う周辺
部３とを備えており、さらに、周辺部３にはバスとのイ
ンタフェース機能を備えたバスインタフェース部４を備
えている。高周波数のクロック信号を提供するクロック
供給源５８は、ＣＰＵ１のコア２および周辺部３の両方
に供給され、本例のコンピュータ１０では、ＣＰＵ１の
コア２および周辺部３が共に最高周波数で稼働する。さ
らに、クロック供給源５８の高周波数のＣＬＫ−Ｈは、
コントローラユニット２０のＣＰＵインタフェースコン
トローラ２１にも供給され、高速で動作するＣＰＵ１と
バス３１および３２を介してアドレスおよびデータをや
り取りできるようになっている。一方、低周波数のＣＬ
Ｋ−Ｌは、コントローラユニット２０のその他のコント
ローラに供給され、入出力装置と同期を取った制御がで
きるようにしている。さらに、コントローラユニット２
０には、クロック信号ＣＬＫ−Ｌをマスクし、コントロ
ーラユニット２０に搭載された各コントローラ２２〜２
８の稼働状態を制御できるようにしてある。従って、こ
れら各コントローラ２２〜２８は必要に応じて稼働する
だけであり、コントローラユニット２０および接続され
た各入出力装置で消費される電力の低減が図られてい
る。

【００３２】さらに、本例のコントローラユニット２０
は、入出力機器のリカバリータイムをカウントするリカ
バリータイマー２６を備えている。このリカバリータイ
マー２６は、ライトあるいはリードといった入出命令が
各々の入出力機器に対して行われた際に、リカバリータ
イムの設定が必要な入出力機器あるいは入出力命令に対
して自動的にリカバリータイムの計測を開始する。そし
て、本例においては、ＣＰＵインタフェースコントロー
ラ２１によってＣＰＵ１の中断時間の制御を行うと共
に、リカバリータイムの必要な入出力機器を制御するコ
ントローラに対し入出力命令のタイミングを制御する。

【００３３】〔制御用の信号について〕バックオフ信号
線３３によってコントローラユニット２０からＣＰＵ１
に供給されるバックオフ信号ＢＯＦＦは、この信号がア
クティブになると次のクロックでＣＰＵをバス制御から
開放する機能を備えている。本例のＣＰＵとして採用し
ているインテル社製８０４８６マイクロプロセッサのＢ
ＯＦＦ入力はサイクル途中であってもバスをフロートに
する機能を備えており、さらに、ＢＯＦＦが入力される
と低消費電力モードに移行する機能を備えている。この
ＢＯＦＦおよび省電力に関する詳細な説明はインテル社
発行のEmbedded Ultra-Low Power Intel486 SX Process
or(Order Number272731-001) 14-21ページなどに記載さ
れている。本例のコンピュータにおいて、ＢＯＦＦがア
クティブになると、ＣＰＵ１が処理サイクル中であって
もアドレスバス３１およびデータバス３２のインタフェ
ースは全てハイインピーダンス状態となり、これらのバ
ス３１および３２はＣＰＵ１から完全に開放され、ＣＰ
Ｕ１のバスサイクルは完了していなくても中断する。そ
して、ＢＯＦＦがディセーブルになると、中断していた
バスサイクルが再開され、再度同じ入出力命令を出力し
たのち、バスサイクルは通常通り継続する。ＣＰＵ内部
の実行エンジンにとっては、ＢＯＦＦは元のサイクルに
数ウェート・ステートを挿入するのと同じ効果を持ち、
ＢＯＦＦが発行（アサート）された間にＣＰＵに返され
たデータは無視され、ＢＯＦＦはＲＤＹやＢＲＤＹより
高い優先順位を備えている。同じクロックでＢＯＦＦと
ＲＤＹが返された場合はＢＯＦＦが影響し、バスのアイ
ドル中にＢＯＦＦが発行された場合は、次のクロックで
ＣＰＵはバスをフロートにする。ＢＯＦＦはアクティブ
・ローであり、チップを正常動作させるためには通常、
セットアップ時間とホールド時間を満足する必要があ
る。

【００３４】ＣＰＵはクロック毎にＢＯＦＦ端子をサン
プルするので、ＢＯＦＦが発行されるとただちに（次の
クロックで）アドレス、データおよびステータスの各端
子をフロートにし、ＢＯＦＦが発行されたときに実行中
のバス・サイクルはアボートされ、ＣＰＵに返されたデ
ータは無視される。ＢＯＦＦを発行するデバイスは、Ｃ
ＰＵのバスがハイインピーダンス状態にある間はどのよ
うなサイクルでも実行できる。このＢＯＦＦ入力は、デ
ータ書き込み時の効率がより高いライトバック方式のキ
ャッシュメモリーを用いる場合に利用できる入力であ
り、ＣＰＵの多くに搭載されている。

【００３５】さらに、ＢＯＦＦによってＣＰＵ１のバス
インタフェースがハイインピーダンスとなるので、周辺
部３はＣＰＵ１は省電力状態となる。また、ＣＰＵ１が
アドレスバス３１およびデータバス３２から切り離され
るので、ＣＰＵ１内部で処理が行われていないかぎりＣ
ＰＵ１のコア２の処理も中断でき、低消費電力モードに
移行させることができる。この低消費電力モードは、上
記のインテル社製のEmbedded Ultra-Low Power Intel48
6 SXにおけるオートクロックフリーズ（Auto Clock Fre
eze)機能などに相当するが、他のＣＰＵにおけるＣＰＵ
の内部ユニットをユニット毎に、あるいは複数のユニッ
ト毎にアイドル化したり、クロック信号を停止もしくは
低周波数にする機能、さらに、その他のクロック信号を
用いずに省電力化する機能が含まれる。さらに、ＢＯＦ
Ｆの継続時間が長いときはＳＴＰＣＬＫなどを用いてク
ロック信号自体を停止させることも可能である。従っ
て、ＢＯＦＦは、ＣＰＵ１の機能を一時的に停止させ、
消費電力を低減するために好適な信号である。さらに、
本例のコンピュータにおいては、ＢＯＦＦによってバス
が開放されるので、開放されたアドレスバス３１やデー
タバス３２をＣＰＵ１以外のユニットのＩ／Ｏのために
共用することが可能となり、この点でも、ＣＰＵ１を制
御する信号としてＢＯＦＦが適している。

【００３６】なお、バス・ホールド要求入力信号ＨＯＬ
ＤによってもＣＰＵ１をバスから開放すると共に処理を
停止させることができる。しかしながら、この信号はバ
スサイクルの完了後の信号ＨＯＬＤＡを待ってからバス
開放を行うので、処理サイクルの途中でＣＰＵ１を低消
費電力モードに移行させることができない。従って、あ
らゆるサイクルの途中で低消費電力モードに移行できる
ＢＯＦＦと比較し、ＨＯＬＤは消費電力の低減効果は少
ない。また、アドレス・ホールド要求信号ＡＨＯＬＤに
よってもバスをＣＰＵ１から開放できる。また、この信
号によってＣＰＵ１のアドレスバス３１のドライブが停
止されるので、アドレスバスを共用することができる。
また、ＣＰＵの多くは、これらの信号ＨＯＬＤおよびＡ
ＨＯＬＤによって、ＢＯＦＦと同様にバスを開放すると
内部回路のほとんどを停止する低消費電力機構を備えて
いる。ＡＨＯＬＤは、アドレスのみを開放するためＢＯ
ＦＦ中と比べてＣＰＵ１の周辺部３における電力消費は
大きい。また、ＢＯＦＦは解除されるサイクルを再起動
するためＢＯＦＦ中はＣＰＵステートが別扱いとなり思
い切った消費電力の低減が可能となっている。これに対
し、ＡＨＯＬＤは通常サイクルでアドレスバスだけを開
放する機能であり、ＢＯＦＦのように開放されたデータ
バスを用いた処理が行えないので装置全体のパフォーマ
ンスを考慮しなければならず思い切った消費電力の低減
が難しい。

【００３７】これらの信号の中でＢＯＦＦを用いた場合
は、データバス３２も開放して周辺部３の低消費電力化
を図れ、ＣＰＵ１全体をバスから切り離せるのでＣＰＵ
１全体を低消費電力化でき、さらに、入出力命令が再出
力されるので、サイクルの再開時の処理が簡単になるな
ど利点が多い。従って、ＢＯＦＦがＣＰＵ１を制御する
信号として適していると言える。

【００３８】また、ＣＰＵ１の処理を中断する状況を鑑
みると、本発明のライト時のようにＣＰＵ１がバスを使
用していなくても、次のサイクルが内部キャッシュにヒ
ットした場合はＣＰＵ１は処理を続行でき、また、ライ
ト時はＣＰＵ内のライトバッファを用いて内部で処理を
続けることができる。従って、外部アクセスが発生し、
ＣＰＵ１が外部データを待つ状態になったときにＣＰＵ
１を停止させることが、ＣＰＵ１のパフォーマンスを維
持しつつコンピュータの消費電力を低減する上で重要で
ある。この点、ＢＯＦＦを採用すると、外部アクセスの
サイクル途中で外部データを待つ状態になったときにＣ
ＰＵ１を停止させて省電力状態に移行させることができ
る。従って、ＢＯＦＦを採用することによってＣＰＵ１
のパフォーマンスを維持し、コンピュータの処理能力を
低減させずに消費電力の低減が可能であり、この面でも
ＡＨＯＬＤあるいはＨＯＬＤを用いた制御より優れてい
ると言える。

【００３９】さらに、ＣＰＵの中には内部クロックを停
止するＳＴＰＣＬＫ機構が用意されているものもある。
従って、この機構をＢＯＦＦと合わせて使用することに
より上述したように省電力効果をさらに高めることがで
きる。しかしながら、ＳＴＰＣＬＫはＨＯＬＤと同様に
割り込みとしてＣＰＵに認識されるため、ＳＴＰＣＬＫ
信号単体では、サイクル中の細かい電力制御は不可能で
ある。

【００４０】〔入出力処理の動作〕このように、本例の
コンピュータ１０は、ＢＯＦＦを用いてサイクル途中で
あてもＣＰＵ１の稼働を中止し、さらに、バスを開放す
ることによって入出力処理中は、他の処理回路、すなわ
ち、コントローラユニット２０などと分離できるように
している。従って、コントローラユニット２０と入出力
処理装置の動作速度に影響されることなく、ＣＰＵ１の
動作速度を設定し易い構成になっている。このため、コ
ントローラユニット２０においては、ＣＰＵ１とアクセ
スするＣＰＵインタフェースコントローラ２１にのみ高
速のＣＬＫ−Ｈが供給され、ＣＰＵ１からのサイクルの
開始情報を受けてアドレスおよびライトサイクル時はデ
ータをラッチする。一方、コントローラユニット２０の
内部ＣＬＫは、入出力機器にあわせて低速のＣＬＫ−Ｌ
となっており、コントローラユニット２０内部の各ユニ
ットへの命令はＣＰＵインタフェースコントローラ２１
から低速の内部ＣＬＫに合わせて出力される。

【００４１】従って、本例のコンピュータは、ＣＰＵ１
を他の回路と排他的に制御することが可能であり、高速
および低速のクロック信号ＣＬＫ−ＨおよびＣＬＫ−Ｌ
を用いてＣＰＵ１は最高速度のクロック周波数で稼働で
き、一方、コントローラユニット２０などは入出力側に
合致した低いクロック周波数で駆動できる。さらに、コ
ントローラユニット２０においてＣＰＵ１とのアクセス
のタイミングが明確であるので、ＣＰＵ１とのアクセス
をＣＰＵ１に合わせて高速で行える。このため、ＣＰＵ
１の周辺部３の動作速度をコア２に合わせて最高速度に
設定することができる。従来のコンピュータでは、周辺
部３はいつ信号が入力されても良いように他の回路に合
わせて低速で動かし、内部でそのクロック信号を逓倍な
どしてコアのみ高速化している。これに対し、本例のコ
ンピュータ装置は、ＣＰＵ１で処理が行われるときは、
ＣＰＵ１の最高速度で処理が行われ、入出力処理が必要
なときはその情報がコントローラユニット２０に最高速
度でわたされ、その後、入出力処理が終了するまで低消
費電力になる排他的なプロセスで制御される。このた
め、コンピュータのパフォーマンスを低下させずに消費
電力の低減を図ることが可能である。

【００４２】すなわち、本例のコンピュータにおいて
は、ＣＰＵ１は最高速度で動作し、入出力処理が必要な
ときは、コントローラユニット２０に入出力処理が開始
された信号であるアドレスストローブ信号（ＡＤＳ）を
渡す。コントローラユニット２０は、アドレスをデコー
ドし、周辺機器との入出力処理が必要であると判断する
と、ＣＰＵ１の処理を停止させ、入出力装置に対する処
理をその装置に合わせた速度のクロック信号で行う。入
出力処理が終了すると、ＣＰＵ１を復帰させ、必要であ
れば入出力装置から読み込んだデータをＣＰＵ１に提供
するなどの処理を行う。さらに、入出力装置のコントロ
ーラに対するクロック信号にはマスクをかけてコントロ
ーラの動作を停止させ低消費電力の状態にする。

【００４３】さらに、本例のコンピュータにおいては、
ＣＰＵ１とのインタフェースをとるＣＰＵインタフェー
スコントローラ２１にのみ高速のＣＬＫ−Ｈが供給さ
れ、他のコントローラユニット２０のブロックには低速
のＣＬＫ−Ｌが供給される。このように高周波数のＣＬ
Ｋをブロックを限定して供給することにより電力の消費
をさらに低減している。

【００４４】〔メモリライトサイクル〕本発明の排他的
な動作による処理の様子を、図２ないし図５を参照して
さらに詳しく説明する。図２に、ＣＰＵ１からメモリを
ライトする命令が出力された場合を示してある。図２
（ａ）は、本例の高周波数のクロック信号ＣＬＫ−Ｈに
よってコントローラユニットのメモリコントローラ２２
を駆動した場合を示してある。また、図２（ｂ）には、
比較のために、従来の入出力側に合わせた低周波数のク
ロック信号ＣＬＫ−Ｌを用いたケースを示してある。

【００４５】まず、時刻ｔ１にアドレスストローブ信号
ＡＤＳが出力されアドレスバス３１にアドレス信号が表
れるとコントローラユニット２０のＣＰＵインタフェー
スコントローラ２１は時刻ｔ１’でアドレスからメモリ
に対するライト命令であることを判別する。そして、Ｃ
ＬＫマスク回路２７のマスク信号ＣＬＫＭＡＳを解除
し、内部クロックを発生させる。本例のコンピュータ１
０においては、コントローラユニット内のメモリコント
ローラの内部クロックには低周波数のＣＬＫ−Ｌが表
れ、メモリコントローラ２２が動作を開始する。

【００４６】本例のコントローラユニット２０のＣＰＵ
インタフェースコントローラ２１は高速のＣＬＫ−Ｈで
動作しているので、次に、ＣＬＫ−Ｈの立ち上がりであ
る時刻ｔ２にデータバス３２からライト用のデータを取
得すると共にレディー信号ＢＲＤＹをＣＰＵ１に返す。
本例のコンピュータにおいては、ライト時は、ＡＤＳを
受けると次にＢＲＤＹを発行し、ＣＰＵ１のライトサイ
クルを終了させてからメモリ４０に対するライトを行っ
ている。ＢＯＦＦを発行することによってサイクル途中
でもＣＰＵ１の動作を中断することは可能であり、ＢＲ
ＤＹに代わりＢＯＦＦを発行し、メモリライトを行った
のち、ＢＯＦＦを解除しても良い。しかしながら、この
ケースでは、ＣＰＵ１のライトサイクルがＢＯＦＦによ
って中断されているので、ＣＰＵ１はライト命令の時刻
ｔ１と同じＡＤＳをＢＯＦＦが解除されると再度発行
し、これに対しダミーのレディー信号を返す必要があ
る。これに対し、本例では、ライト命令のＡＤＳに対し
ＢＲＤＹを即座に返してＣＰＵ１のサイクルを敢えて終
了させているので、メモリライトを行った後にＢＯＦＦ
を解除しても、ＣＰＵ１において同一のメモリライトサ
イクルは繰り返されない。従って、ＣＰＵがＡＤＳを繰
り返し出力する時間を省略でき、処理速度を向上でき
る。

【００４７】コントローラユニット２０のＣＰＵインタ
フェースコントローラ２１は、ＢＲＤＹを発行したの
ち、時刻ｔ３にＢＯＦＦを発行する。ＣＰＵ１はＢＯＦ
Ｆが発行されたことにより、次のクロック信号の立ち上
がりである時刻ｔ４にアドレスバス３１、データバス３
２のインタフェースおよびＡＤＳの信号線３５のインタ
フェースなどを全てハイインピーダンス状態にしてアド
レスバス３１およびデータバス３２を開放する。そし
て、低消費電力モードになりサイクル途中であっても動
作を中断する。

【００４８】本例では、時刻ｔ２にＢＲＤＹが発行さ
れ、次のクロック信号によって時刻ｔ３に次のメモリラ
イトサイクルの開始を示すＡＤＳがＣＰＵ１から発行さ
れている。従って、ＡＤＳの信号線３５は低レベル状態
のままとなり、ＣＰＵインタフェースコントローラ２２
の内部ＡＤＳは次のＡＤＳを認識してしまう。時刻ｔ４
で、次のＡＤＳを認識すると、時刻ｔ１に認識したＡＤ
Ｓに対するメモリライト処理が終了していないため、誤
動作の原因となる。そこで、本例のコンピュータにおい
ては、ＣＰＵ１からライト命令が出されたときは、ＡＤ
Ｓが誤って認識されないようにＡＤＳをマスクする信号
ＭＡＳＫＡＤＳをＢＯＦＦの発行と同時の時刻ｔ３に発
行している。これによって、内部ＡＤＳは、認識される
次のクロックの立ち上がりまでに解除され、誤認識を防
止できる。

【００４９】次に、コントローラユニットのメモリコン
トローラ２０は、取得したアドレス情報に基づき、メモ
リアドレスをメインメモリ４０に供給する。まず、時刻
ｔ５にＲＡＳが発行され、ロウアドレスがメモリアドレ
スバス４２に表れる。そして、時刻ｔ６にＣＡＳが発行
され、カラムアドレスがメモリアドレスバス４２に表れ
る。同時に、ＣＰＵ１からデータバス３２によって取得
していたデータを再度データバス３２を介してメモリ４
０に提供し、メモリライト処理のサイクルを終了する。

【００５０】時刻ｔ６にＣＡＳが出力されると、次の１
クロック後の時刻ｔ７にＢＯＦＦが解除される。これに
よって、次のクロック信号の立ち上がりである時刻ｔ８
にＣＰＵ１は低消費電力モードから通常の動作モードに
戻り、アドレスバス３１およびデータバス３２の制御を
再開する。そして、ＣＰＵ１はＢＯＦＦによって中断さ
れていたサイクルを繰り返すので、時刻ｔ８に時刻ｔ３
と同じ次のメモリライトサイクルの開始を示すＡＤＳを
出力する。内部ＡＤＳ用のマスク信号ＭＡＳＫＡＤＳ
は、ＢＯＦＦの１クロック信号後に解除され、再度ＣＰ
Ｕ１から出力されたＡＤＳを認識できるようにしてい
る。ＢＯＦＦと同時にＭＡＳＫＡＤＳを解除すると、Ｃ
ＰＵ１が動作を中断している途中のＡＤＳを誤って認識
する可能性があるので、ＢＯＦＦより１クロック遅れて
解除し、ＣＰＵ１が動作を開始したのちのＡＤＳを確実
に認識できるようにしている。

【００５１】メモリコントローラ２２にライトバッファ
を備えたコンピュータにおいては、ＡＤＳが連続して出
力されるケースを想定して複雑な調停回路を設けてい
る。しかしながら、本例のように、ＢＯＦＦを用いてラ
イトバッファの制御を行えば、ＣＰＵの処理を中断で
き、さらに、再開するときはＡＤＳが再度出力されるの
で、複雑な調停回路は不要である。従って、メモリに対
する入出力を行う際にＢＯＦＦを用いて次のサイクルの
ＡＤＳをマスクするだけで良く、さらに、ＣＰＵはキャ
ッシュにヒットしたときはそのままＣＰＵ内部の処理を
継続できるので、パフォーマンスが高く、かつシンプル
な方法でメモリを制御できる。

【００５２】なお、ＣＬＫマスク回路２７においては、
メモリライト命令が連続しているため、ＣＬＫＭＡＳは
解除されたままであり、メモリコントローラ２２は連続
して動作する。そして、次のメモリライトサイクルが終
了すると、ＣＬＫＭＡＳが発行され、メモリコントロー
ラに供給されるクロック信号がマスクされるので、メモ
リコントローラは時刻ｔ１前と同じ停止状態になる。従
って、コントローラユニット内の消費電力が低減され
る。

【００５３】以上のように、本例のコンピュータ１０
は、１つのメモリライトサイクルが時刻ｔ１に始まり時
刻ｔ８に終了している。そして、この間、時刻ｔ４から
時刻ｔ８の７クロック信号（ＣＬＫ−Ｈ）の間はＣＰＵ
１がＢＯＦＦによって低消費電力モードに設定され、Ｃ
ＰＵ１の消費電力が抑制される。図２（ａ）に示したメ
モリライトサイクルの処理時間は、図２（ｂ）に示す従
来のコンピュータのメモリライトサイクルに対応して設
定されている。上記にて説明したように、従来のコンピ
ュータでは、ＣＰＵ１の周辺部はメモリコントローラも
合わせて低周波数のクロック信号ＣＬＫ−Ｌによって駆
動されるので、本例のコンピュータ１０と同じ時間、す
なわち時刻ｔ１から時刻ｔ８の間に５クロック信号（Ｃ
ＬＫ−Ｌ）の処理をＣＰＵ１が通常状態で稼働したまま
行われる。

【００５４】図２（ａ）および（ｂ）の動作に基づき、
消費電力の検討を行うと以下の通りとなる。前提条件と
して、ＣＰＵ１のコア２と周辺部３のゲート数比を７：
１、ＣＰＵコア２の電源電圧を２．５Ｖ、周辺部３の電
源電圧は他のデバイスとのインタフェースをとるために
コア２より高い３．３Ｖとする。また、ＣＬＫ−Ｈは５
０Ｍｈｚのクロック信号、ＣＬＫ−Ｌは２５Ｍｈｚのク
ロック信号であり、従来のコンピュータではＣＰＵ内で
ＣＬＫ−Ｌが２倍に逓倍されているとする。

【００５５】この条件で、１クロック当たりの消費電力
Ｐの概略は以下の式で表される。

【００５６】 Ｐ ＝ Ｆ×Ｃ×Ｎ×Ｖ２ ・・・（１） ここで、Ｆはクロックの周波数、Ｃは負荷容量であり本
例では１とする、Ｎはゲート数であり本例ではコアが
７、周辺部が１とする、さらに、Ｖは電圧である。従っ
て、時刻ｔ１から時刻ｔ８の間にＣＰＵ１で消費される
電流は以下のように計算できる。なお、実際には低消費
電力モードでも消費電力は０にはならないが、動作時に
消費される電力と比較し無視できる程度の値となるの
で、計算上は０と仮定している。

【００５７】まず、本例のコンピュータでは、 ５０Ｍｈｚ×７ケ゛ート×２.５Ｖ２×３ＣＬＫ (コア) ＋５０Ｍｈｚ×１ケ゛ート×３.３Ｖ２×３ＣＬＫ (周辺部) ＝８１９６ ・・・（２） これに対し、従来のコンピュータでは、 ５０Ｍｈｚ×７ケ゛ート×２.５Ｖ２×１０ＣＬＫ (コア) ＋２５Ｍｈｚ×１ケ゛ート×３.３Ｖ２×５ＣＬＫ (周辺部) ＝２３２３６.２５ ・・・（３） 従って、電力消費量の値（２）および（３）を比較する
と、本例のコンピュータの電力消費量は、従来のコンピ
ュータの電力消費量の約１／３となり、大幅に消費電力
を低減できることが判る。さらに、近年のＣＰＵは、処
理能力をいっそう向上させるためにコアのゲート数が増
加しており、周辺部とコアのゲート比は、上記の条件よ
り広がる傾向にある。上記の式から判るように、周辺部
とコアのゲート比が大きくなれば、本例のコンピュータ
における消費電力の低減効果はいっそう大きくなり、従
来のコンピュータとの消費電力の差は広がる。このよう
に、図２に示したサイクルでは、本例のコンピュータ
と、従来のコンピュータとパフォーマンスにおいてほぼ
同等であるが、ＣＰＵに関して検討しただけでも本例の
コンピュータによって消費電力はほぼ１／３にすること
ができる。従って、本例のコンピュータによって本格的
に携帯型として利用できるコンピュータを提供できる。

【００５８】〔メモリリードサイクル〕図３に、メモリ
リード処理するサイクルを示してある。時刻ｔ１１にＣ
ＰＵ１からＡＤＳが出力されアドレスバス３１にアドレ
ス信号が表れるとコントローラユニット２０のＣＰＵイ
ンタフェースコントローラ２１はアドレスからメモリに
対するリード命令であることを判別する。そして、ＣＬ
Ｋマスク回路２７のマスク信号ＣＬＫＭＡＳを解除し内
部クロックを発生させる。時刻ｔ１２にインタフェース
コントローラ２１がＢＯＦＦを発行し、次のクロック信
号の立ち上がりである時刻ｔ１３にアドレスバス３１、
データバス３２などを全てハイインピーダンス状態にし
てアドレスバス３１およびデータバス３２を開放する。
そして、低消費電力モードになりリードサイクルの途中
で動作を中断する。

【００５９】一方、コントローラユニット２０において
は、メモリコントローラ２２が時刻ｔ１４にＲＡＳを発
行し、メモリユニットにアドレスデータを提供する。そ
して、ＣＡＳを発行する前の時刻ｔ１５に、ＣＰＵイン
タフェースコントローラ２１はＢＯＦＦを解除し、次の
クロック信号の立ち上がりである時刻ｔ１６にＣＰＵ１
の動作を復帰させる。同時に、ＣＡＳが発行され、時刻
ｔ１７にデータバス３２にリードデータが表れる。一
方、ＣＰＵ１は、時刻ｔ１６にリードサイクルを再開
し、時刻ｔ１１と同じＡＤＳを出力する。時刻ｔ１７に
データが表れるとインタフェースコントローラ２１はレ
ディー信号ＢＲＤＹを発行し、ＣＰＵ１はＡＤＳに対す
るデータとして時刻ｔ１７’に取得する。これによって
リードサイクルを終了する。そして、ＣＰＵ１は、リー
ドしたデータに基づきＣＰＵ内部における処理を開始す
る。

【００６０】一方、コントローラユニット２０において
は、リードサイクルが終了するとクロックマスク回路２
７から時刻ｔ１８にＣＬＫＭＡＳが発行され、内部クロ
ックが停止する。このため、メモリコントローラ２２は
動作を停止し、省電力状態になる。

【００６１】このように、本例のコンピュータ１０は、
メモリリードのサイクルにおいても、ＣＰＵ１を、例え
ば６クロック信号の間、低消費電力モードにすることが
できる。従って、従来のコンピュータのようにＣＰＵを
継続的に動作しているものと比較し、大幅に消費電力を
低減できる。さらに、本例のコントローラユニット２０
には、ＣＬＫマスク回路２７を設けてあり、コントロー
ラユニット２０の側の処理が終了すると、各コントロー
ラに対するクロック信号の供給を停止し、電力消費を低
減している。このように、本例のコンピュータにおいて
は、ＣＰＵ１がリードデータを取得した後、高速で動作
して消費電流が増加する間は、コントローラユニット２
０のコントローラを停止させ、コントローラユニット２
０の消費電流を低減している。従って、コンピュータ１
０全体の消費電流は平均化され、ピーク電流を低く抑え
ることができる。このため、電源回路の負荷を低減する
ことが可能となるので、電源回路の小型化、軽量化が図
られ、さらに、電力供給ラインを縮小できるので、電力
供給ラインを充放電するために浪費される電力も削減で
きる。

【００６２】本例のコンピュータ１０は、ＣＰＵ１とコ
ントローラユニット２０およびそれに制御される入出力
装置が常に動作しているのでなく、ＣＰＵおよびそれぞ
れのユニットが必要に応じて動作する排他的な制御を行
っている。さらに、ＣＰＵあるいはそれぞれのユニット
の動作状況に合わせてＢＯＦＦおよびＣＬＫＭＡＳが発
行され、ＣＰＵおよび複数のユニットを基本的には交互
に稼働させて電力の消費状態を制御している。このた
め、上述したＣＰＵだけの省電力効果に加え、コントロ
ーラユニットにおける省電力効果が期待できるので、コ
ンピュータ１０のパフォーマンスを低下させることな
く、大幅な省電力化が可能となっている。

【００６３】なお、本例では、各コントローラ毎にクロ
ック信号の供給を制御できる例を示してあるが、コント
ローラユニット２０全体でクロック信号をマスクしても
もちろん良く、あるいは、さらに細かい機能別にブロッ
ク化してクロック信号の発停を管理しても良い。

【００６４】〔Ｉ／Ｏライトサイクル〕図４に、ＩＳＡ
バス５０に接続された入出力装置に対する出力処理を行
うサイクルを示してある。時刻ｔ２１にＡＤＳがＣＰＵ
１から出力されると、インタフェースコントローラ２１
はアドレスをデコードし、時刻ｔ２２にＢＲＤＹを返し
てＣＰＵ１のサイクルを終了させる。そして、時刻ｔ２
３にＢＯＦＦを発行し、次のクロック信号の立ち上がり
の時刻ｔ２４でＣＰＵ１をバスから開放し、省電力モー
ドにする。

【００６５】一方、コントローラユニット２０において
は、時刻ｔ２１にＣＬＫＭＡＳが解除され、ＩＳＡバス
コントローラ２５に内部クロックが供給される。この内
部クロックは、ＣＰＵ１の動作する高速のクロック信号
ＣＬＫ−Ｈと異なる低速のＣＬＫ−Ｌであり、ＩＳＡバ
スコントローラ２５はＣＰＵ１と排他的に動作する。低
速のＣＬＫ−Ｌは高速のＣＬＫ−Ｈを分周した信号であ
っても良く、この場合は、結果として同期して動作する
ことになる。さらに、ＢＯＦＦと同時にＭＡＳＫＡＤＳ
も出力され、ＢＯＦＦと同時に時刻ｔ２３にＣＰＵ１か
ら次のサイクルのＡＤＳが出力されてもそれを誤認識し
ないようになっている。

【００６６】ＩＳＡバスコントローラ２５は、時刻ｔ２
３にデータバス３２に表れたライト用のデータをラッチ
し、ＩＳＡバス５０に出力する。そして、時刻ｔ２５に
ライトイネーブル信号ＩＯＷＲをＩＳＡバスに接続され
たライト処理の対象となる入出力装置、例えばＨＤＤ５
１に出力し、ＨＤＤ５１がＩＳＡバスに表れたデータを
ラッチしてライト処理を行う。ＩＳＡバスからデータが
ラッチされると、ＩＳＡバスコントローラ２５は、時刻
ｔ２６にＩＯＷＲを解除する。同時に、コントローラユ
ニット２０のリカバリータイマー２６がリカバリータイ
ム（バックツーバックＩ／Ｏディレイと呼ばれることも
ある）の計測を開始する。なお、ここではＨＤＤがアク
セスするときにリカバリータイマーが必要なデバイスで
あるとして仮定して説明している。

【００６７】時刻ｔ２７にＣＰＵインタフェースコント
ローラ２１がＢＯＦＦを解除すると、次のクロックの立
ち上がりである時刻ｔ２８にＣＰＵ１の動作が復帰し、
ＣＰＵ１がバスの制御権を得る。そして、ＣＰＵ１が次
のＡＤＳを再び出力し、インタフェースコントローラ２
１がデコードする。次のＡＤＳもＨＤＤ５１に対するラ
イト命令であると、ＩＳＡコントローラ２５はデータバ
ス３２のデータをラッチし、時刻ｔ２９にＢＲＤＹを返
しサイクルを終了させた後、時刻ｔ３０にＢＯＦＦを発
行し、ＣＰＵ１を省電力モードに移行させる。そして、
ＩＳＡバスコントローラ２５に制御が移行し、ラッチし
たデータがＩＳＡバス５０に出力される。このケースで
は、ＨＤＤ５１に対するライト命令が連続しているた
め、リカバリータイムＴｒ内であり、リカバリータイマ
ー２６がカウントアップしていない。従って、リカバリ
ータイムＴｒが経過する時刻ｔ３２まで処理が中断さ
れ、時刻ｔ３２にリカバリータイマー２６がカウントア
ップすると、次のクロックの時刻ｔ３３にＩＯＷＲが発
行され、ＨＤＤ５１に対する書き込み処理が行われる。
そして、時刻ｔ３４にＩＳＡバス５０からライトデータ
がラッチされると、ＩＯＷＲが解除され、リカバリータ
イマー２６は再びカウントを開始する。ＩＯＷＲが解除
されると、次のクロックの時刻ｔ３５にＢＯＦＦが解除
され、時刻ｔ３６にＣＰＵ１が復帰して動作を開始す
る。

【００６８】このように、ＩＳＡバスに接続された入出
力装置に対するライト処理を行う場合においても、ＣＰ
Ｕ１は低消費電力モードに移行され、ＣＰＵ１で消費さ
れる電力を省くことができる。また、ＣＰＵ１が低消費
電力モードに移行するのは、ＩＳＡバスを介して入出力
処理が行われる間であり、特にリード時はＣＰＵ１が処
理待ちになる場合なので、コンピュータ１０の処理能力
が削減されることはなく、パフォーマンスは維持でき
る。一方、ライト時は、ＣＰＵ内部の動作はキャッシュ
にヒットしている限り動作を継続できる。さらに、ＣＰ
Ｕ１とＩＳＡバスコントローラ２５は、異なったクロッ
ク信号で動作しており、ＣＰＵ１は自己の最高速で処理
を行い、処理時間を短縮でき、一方、ＩＳＡバスコント
ローラ２５は入出力に適したクロック信号に基づき確実
な入出力処理が行われる。

【００６９】さらに、本例のコントローラユニット２０
はリカバリータイマー２６を内蔵しており、このリカバ
リータイマー２６によってＩＳＡバスを介して入出力処
理を行うタイミングを制御している。そして、入出力処
理が終了した後に、ＢＯＦＦが解除されＣＰＵ１が稼働
状態に入るようにしているので、ＣＰＵ１に対するリカ
バリータイムの制御が自動的に行われていることにな
る。そして、リカバリータイム中にＢＯＦＦを出力する
ことでＣＰＵの消費電力を下げることができる。従っ
て、ＣＰＵ１は、リカバリータイムの有無を認識するこ
となく処理を行える。すなわち、本発明のコンピュータ
１０においては、ＢＯＦＦによってＣＰＵ１がバスから
開放され、低消費電力モードに移行している間に、ハー
ドウェア側においてリカバリータイムの処理が自動的に
行われるので、ＣＰＵを制御するソフトウェア側でリカ
バリータイムを認識する必要がない。従って、制御プロ
グラムが簡易になり、また、ハードウェアに対しリカバ
リータイムについては普遍的なプログラムを作成でき
る。

【００７０】さらに、リカバリータイムとＣＰＵのアク
セスが競合したときに、ＢＯＦＦを発行する制御を採用
しても良く、これによって、リカバリータイム中のＣＰ
Ｕの消費電力を削減することが可能となる。さらに、Ｂ
ＯＦＦが解除されれば、ＣＰＵからＡＤＳが再び出力さ
れるので、リカバリータイムによって中断されたサイク
ルを自動的に再開させることができる。

【００７１】〔Ｉ／Ｏリードサイクル〕図５に、アドレ
スバス３１に接続されたＰＣＭＣＩＡインタフェース４
５に対するリードサイクルを示してある。時刻ｔ４１に
ＡＤＳが出力され、インタフェースコントローラ２１が
デコードし、ＰＣＭＣＩＡインタフェースに対するリー
ド命令であると判断すると時刻ｔ４２にＢＯＦＦを発行
する。これによって、時刻ｔ４３にＣＰＵ１はアドレス
バス３１およびデータバス３２から開放され、リードサ
イクルを中断して低電力消費モードに移行する。また、
ＣＰＵ１から開放されたアドレスバス３１は、以降、コ
ントローラユニット２０のＰＣＭＣＩＡコントローラ２
３によって制御されるＰＣＭＣＩＡ用のバスとして使用
される。

【００７２】コントローラユニット２０においては、時
刻ｔ４１にＣＬＫＭＡＳが解除され、低周波数のＣＬＫ
−Ｌに基づく内部クロックが出力される。この内部クロ
ックがＰＣＭＣＩＡコントローラ２３に供給され、この
コントローラ２３が稼働状態になる。そして、ＰＣＭＣ
ＩＡコントローラ２３は、時刻ｔ４１からアドレスバス
３１に供給されたアドレスをラッチし、時刻ｔ４４にリ
ードイネーブル信号ＩＯＲＤを出力する。さらに、時刻
ｔ４５に、ラッチしていたアドレスをＰＣＭＣＩＡ用と
なったアドレスバス３１に出力し、同時に、ＰＣＭＣＩ
Ａインタフェース４５に対しラッチ信号を出力する。

【００７３】次に、ＰＣＭＣＩＡインタフェース４５に
おいてデータが用意されると、時刻ｔ４６に再びラッチ
信号を出力し、ＰＣＭＣＩＡインタフェース４５から出
力されたデータをアドレスバス３１経由でラッチしＰＣ
ＭＣＩＡインタフェースを介してデータをリードする。
データのラッチが終了すると、時刻ｔ４７にＩＯＲＤを
解除し、次に、時刻ｔ４８にインタフェースコントロー
ラ２１がＢＯＦＦを解除する。これによって、時刻ｔ４
９にＣＰＵ１が復帰し、アドレスバス３１およびデータ
バス３２の制御権を得る。同時に、リードサイクルを再
開し、時刻ｔ４１と同じＡＤＳを出力する。これに対応
して、時刻ｔ５０にＰＣＭＣＩＡコントローラ２３がラ
ッチしていたリードデータをデータバス３２に出力し、
ＣＰＵインタフェースコントローラ２１からＢＲＤＹが
ＣＰＵ１に返される。これによって、ＣＰＵ１はリード
データを読み込み、一連のリードサイクルは終了する。
リードサイクルが終了すると、時刻ｔ５１にＣＬＫＭＡ
Ｓが発行され、内部クロックがマスクされるので、ＰＣ
ＭＣＩＡコントローラ２３は動作を停止し、省電力状態
に移行する。

【００７４】このように、本例のコンピュータ１０にお
いては、ＢＯＦＦによってＣＰＵ１から開放されたアド
レスバスを他の入出力装置に対するバスとして兼用でき
るようになっている。そして、入出力装置に対し処理を
行っている間は、ＣＰＵ１が省電力状態になっているの
で、コンピュータ１０の消費電力を低減できる。さら
に、入出力装置に対する処理が終了し、ＣＰＵ１が復帰
すると、コントローラユニット２０のコントローラはク
ロック信号がマスクされ省電力状態になる。従って、コ
ントローラユニットとＣＰＵ１が同時に消費電力が高い
状態で稼働することはない。このように、本発明のコン
ピュータ１０においては、バスに接続された入出力機器
に対する入出力操作を行う場合でも、電力消費が低減さ
れ、さらに、ピーク電力も低減されている。従って、コ
ンピュータ全体の消費電力を大幅に低減でき、さらに、
電力系統も縮小できるので、小型・軽量で携帯に適した
コンピュータを実現できる。また、本例では、アドレス
バス３１のみを用いて他の入出力装置とデータを交換し
ているが、データバス３２を用いることももちろん可能
である。例えば、データバス３２にビデオメモリを接続
してＣＰＵ１からデータバスが開放されている間を利用
してビデオリフレッシュを行うことも可能である。

【００７５】なお、上記では、Ｉ／Ｏライトの例として
ＩＳＡバスに接続された入出力装置を、また、Ｉ／Ｏリ
ードの例としてＣＰＵバスを兼用して接続された入出力
装置を説明しているが、Ｉ／Ｏライトおよびリードの処
理はいずれのバスに接続された装置であってもほぼ同様
である。また、他の規格の拡張バスやＲＳ−２３２Ｃな
どのシリアルポートに接続された入出力装置に対しても
同様に制御できる。

【００７６】以上のように、本発明の情報処理装置にお
いては、高速のインタフェースでＡＤＳといったサイク
ルのスタートコマンドと共にアドレスを認識した後、サ
イクル途中でＣＰＵを低消費電力状態にし、ＣＰＵに比
べて低速なデバイスであるＤＲＡＭなどのメモリユニッ
トや、バスに接続されたＩＯデバイスなどからデータを
受け取った後、ＣＰＵを再び通常状態に戻して再起動さ
せて、再出力されたスタートコマンドとアドレスに応答
してデータを返すといった処理を行っている。このよう
な処理は、従来の回路と異なり、ＣＰＵと周辺回路が常
に同一ＣＬＫで動作しているわけではなくＣＰＵと他の
回路とを排他的に制御していることになる。これによっ
て、ＣＰＵの能力をフルに発揮させられると共に、情報
処理装置全体としては消費電力を大幅に低減することが
可能となる。

【００７７】さらに、ＣＰＵを低消費電力状態にする信
号としてバス開放手段を含んでいる場合、ＣＰＵのバス
を他の信号のバスとして共用できるので、低消費電力の
小型で携帯型の情報処理装置としては適している。この
ような信号として、本例では、インテル社製のＣＰＵ
（４８６ＳＸ、ＰＥＮＴＩＵＭなど）を用いたコンピュ
ータを例としてＢＯＦＦ信号を利用して説明している
が、これに限定されないことはもちろんである。例え
ば、ＩＢＭ社製のＣＰＵであるPowerPC を用いたコンピ
ュータにおいては上記のＢＯＦＦによる制御はアドレス
リトライ信号ＡＲＴＲＹおよびデータリトライ信号ＤＲ
ＴＲＹの組み合わせによって行うことができる。これら
の信号はアドレスのレディー信号であるアドレスアクノ
リッジ信号ＡＡＣＫおよびデータのレディー信号である
トランスファーアクノリッジＴＡを出力した次のクロッ
クに同期してそれぞれ出力可能である。そして、PowerP
C はＡＡＣＫあるいはＴＡといったレディー信号を受け
てから次のクロックでＡＲＴＲＹあるいはＤＲＴＲＹの
無いことを確認してから次のサイクルに移る。また、Po
werPC はＤＲＴＲＹを受け付けるとバスを駆動しない。
従って、PowerPC をＣＰＵとして用いたコンピュータに
おいては、ＣＰＵが入出力命令、例えば、ライト命令を
出力すると、いったんアドレスおよびデータを受け取っ
た後、アドレスバスビジー信号ＡＢＢを出力しバスをＣ
ＰＵに与えない。あるいはＣＰＵのバス要求信号ＢＲに
対しバスグラント信号ＢＧを出力しないことでバスをＣ
ＰＵに与えずにコントローラユニット（メモリコントロ
ーラ）がマスターとなってバスを制御すれば良い。ま
た、入出力命令がリード命令の場合は、サイクル終了
後、ＤＲＴＲＹをＣＰＵに出力し、その間に各デバイス
とアクセスしてデータを揃え、ＤＲＴＲＹをディセーブ
ルすると共にそのデータをＣＰＵに供給すれば良い。

【００７８】さらに、本例では、ＣＰＵとコントローラ
ユニットの２チップ構成の携帯形コンピュータを例に説
明しているが、ＣＰＵと周辺回路制御を１チップ化した
場合であっても、本発明をＣＰＵコアと各コントローラ
を接続する内部回路として実現することが可能である。
さらに、コントローラユニットに搭載された機能を複数
のチップに分割した３チップ以上の構成の情報処理装置
に対しても適用できることは勿論である。

【００７９】図６に、本発明に係るＣＰＵとコントロー
ラユニットを１チップ化した制御チップ７０の概略を示
してある。本例の制御チップ７０には、プリフェッチ、
デコード処理、演算処理、内部キャッシュなどの各機能
を備えたＣＰＵコア部７１、アドレスドライバ、データ
ドライバおよびバスシーケンサなどの機能を備えたバス
インタフェース部７２、メモリコントローラ、Ｉ／Ｏコ
ントローラなどの周辺装置の制御機能を備えたコントロ
ーラ部７３などが構成されている。そして、コントロー
ラ部７３は、制御チップ７０に一緒に搭載されたメモリ
７４や、ＣＰＵバスと共通に接続された外部バス７６を
介してＨＤＤやキーボードなどの入出力装置の制御を一
括して行う。また、本例の制御チップ７０には、外部か
らクロック信号ＣＬＫが入力されており、コントローラ
部７３およびバスインタフェース部７２に供給されてい
る。さらに外部から供給されたＣＬＫは、チップ７０に
搭載されたクロックジェネレータ部７５によって逓倍さ
れ、さらに高速のクロック信号となってＣＰＵコア部７
１に供給されている。

【００８０】このようなＣＰＵとコントローラが１チッ
プ化された装置においても、コントローラ部７３におい
て、ＣＰＵコア部７１からバスインタフェース部７２を
介して出力されたアドレスからコントローラ部７３を介
して行う入出力処理であることを判断できる。そして、
コントローラ部７３からＢＯＦＦをＣＰＵコア部７１に
発行してバスを開放し、ＣＰＵコア部７１およびバスイ
ンタフェース部７２を省電力化する。そして、その間、
メモリ７４および周辺装置をバスを介してコントローラ
部７３がマスターとなって制御することができる。そし
て、コントローラ部７３が入出力処理を終了すると、Ｂ
ＯＦＦを解除してＣＰＵにバスを復帰し、ＣＰＵコア部
７１およびバスインタフェース部７２を復帰させてデー
タを受け渡し、ＣＰＵコア部７１に処理を再開させるこ
とができる。このように、１チップ化された装置におい
てもＣＰＵコア部７１とコントローラ部７３をＢＯＦＦ
およびアドレスデータを介して排他的に制御することが
可能であり、それぞれのブロックで消費される電力を低
減できる。さらに、電力消費の大きなＣＰＵコア部７１
とコントローラ部７３が排他的にほぼ交互に動作するの
で、チップ７０全体で消費される電力が平均化される。
このため、チップの省電力化を図ることができ、多くの
機能の搭載されたチップを小型化でき、発熱も抑制する
ことができる。なお、１チップ化された本例の装置にお
いても、ＣＰＵコア部７１、コントローラ部７３におけ
る詳細な制御は上記の実施例と同様に行えるので、詳細
な説明は省略する。もちろん、ＣＰＵと共通のバスをチ
ップ７０から外部バス７６に接続しなくても良く、コン
トローラ部７３に外部バス７６に接続するインタフェー
スを設けることも可能である。

【００８１】また、上記例では、２つの周波数のクロッ
ク信号に基づき説明しているが、３つ以上のクロック信
号を用いてももちろん良く、これらのクロック信号が同
期している必要はない。さらに、ＣＰＵとコントローラ
ユニットとの通信もクロック信号によらず調歩同期的に
行うことも可能である。

【００８２】

【発明の効果】以上に説明したように、本発明の情報処
理装置においては、クロックに同期して情報処理装置の
全ての制御を行うという従来の一般的な設計思想と異な
り、ＣＰＵと、制御ユニットを含めたその他の周辺装置
を排他的に動作させることによって消費電力の大きな高
速のＣＰＵの能力を活用しながら情報処理装置全体の消
費電力を低減可能としている。さらに、ＣＰＵにおける
処理が行われている間は、制御ユニットや周辺装置を低
消費電力状態にすることによってピーク電流も削減で
き、電力系統の小型化も図れる。従って、本発明によ
り、処理速度が速く、消費電力の少ない、高性能で小型
・軽量のバッテリーでも長時間にわたって稼働させられ
る携帯用として本格的に利用可能な情報処理装置を提供
できる。

【００８３】また、ＢＯＦＦ信号などのＣＰＵがサイク
ル途中で処理を中断でき、さらに、バスを開放する信号
を用いてＣＰＵを制御しているので、ＣＰＵのバスを他
の処理装置と兼用することも可能である。

【００８４】さらに、本発明の情報処理装置において
は、ライトサイクルにおける処理の高速化が図られ、調
停回路を用いずにメモリライト時の誤動作を防止してい
る。また、リカバリータイムの処理もＣＰＵが低消費電
力状態である間に行われるようにしているなど、本発明
の情報処理装置は、パフォーマンスが高く維持しながら
消費電力の低減を図れるようにしている。

【００８５】このように、本発明の情報処理装置は、小
型化および低消費電力化が可能であり、さらに、十分な
性能を確保できるものであり、小型、軽量化が進む携帯
用の情報処理装置として好適なものである。

【図面の簡単な説明】

【図１】本発明の実施例に係る情報処理装置の概略構成
を示すブロック図である。

【図２】図１に示す情報処理装置のメモリライトサイク
ルの動作を示すタイミングチャートである。

【図３】図１に示す情報処理装置のメモリリードサイク
ルの動作を示すタイミングチャートである。

【図４】図１に示す情報処理装置のＩ／Ｏライトサイク
ルの動作を示すタイミングチャートである。

【図５】図１に示す情報処理装置のＩ／Ｏリードサイク
ルの動作を示すタイミングチャートである。

【図６】本発明に係るＣＰＵとコントローラが１チップ
化された装置の概略構成を示す図である。

【符号の説明】

１・・ＣＰＵ ２・・ＣＰＵコア ３・・ＣＰＵの周辺部 １０・・情報処理装置（携帯形コンピュータ） ２０・・コントローラユニット ２１・・ＣＰＵインタフェースユニット ２２・・メモリコントローラ ２３・・ＰＣＭＣＩＡコントローラ ２４・・Ｉ／Ｏデバイスコントローラ ２５・・ＩＳＡバスコントローラ ２６・・リカバリータイマー ２７・・ＣＬＫマスク回路 ２８・・ビデオコントローラ ３１・・アドレスバス ３２・・データバス ３３・・ＢＯＦＦ信号線 ３４・・ＢＲＤＹ信号線 ４０・・メインメモリ ４５・・ＰＣＭＣＩＡインタフェース ５０・・ＩＳＡバス ５１・・ＨＤＤ装置 ５２・・ＣＤ−ＲＯＭ装置 ５５・・ＬＣＤ ５８・・高速のクロック信号供給源 ５９・・低速のクロック信号供給源 ７０・・制御チップ ７１・・ＣＰＵコア部 ７２・・バスインタフェース部 ７３・・コントローラ部 ７４・・メモリ部 ７５・・クロックジェネレータ部

Claims (17)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、内部バスにより前記ＣＰＵに
   接続された制御ユニットとを有し、 前記ＣＰＵは、バス開放信号によって前記内部バスを開
   放し、低消費電力モードに移行するバス開放手段を備え
   ており、 前記制御ユニットは、前記ＣＰＵの周辺装置を制御する
   周辺制御部と、前記ＣＰＵとの接続を制御するＣＰＵイ
   ンタフェース部とを備えており、 このＣＰＵインタフェース部は、前記ＣＰＵから前記周
   辺制御部を介して行う入出力サイクルの開始情報を検出
   すると前記周辺装置に対する入出力処理を前記周辺制御
   部に指示すると共に前記ＣＰＵに対し前記バス開放信号
   を供給し、前記入出力処理が終了すると前記バス開放信
   号を解除することを特徴とする情報処理装置。
2. 【請求項２】 請求項１において、前記ＣＰＵは、前記
   バス開放信号が供給されると前記入出力サイクルを中断
   し、前記バス開放信号が解除されると前記入出力サイク
   ルの開始情報を再度出力することを特徴とする情報処理
   装置。
3. 【請求項３】 請求項２において、前記バス開放信号は
   バックオフ入力であることを特徴とする情報処理装置。
4. 【請求項４】 請求項１において、前記ＣＰＵインタフ
   ェース部は、前記入出力サイクルの開始情報を検出する
   と前記入出力処理のために前記周辺制御部を低電力消費
   状態から動作状態に移行し、前記入出力処理が終了する
   と前記周辺制御部を低電力消費状態に移行することを特
   徴とする情報処理装置。
5. 【請求項５】 請求項１において、前記ＣＰＵに専用の
   クロック信号を供給するＣＰＵクロック供給手段を有す
   ることを特徴とする情報処理装置。
6. 【請求項６】 請求項５において、前記専用のクロック
   信号は前記内部バス上の信号より低い電圧の信号である
   ことを特徴とする情報処理装置。
7. 【請求項７】 請求項１において、前記周辺制御部は、
   前記ＣＰＵとデータを交換可能なメインメモリを制御す
   るメモリ制御手段を備えており、 前記入出力処理は、前記メモリ制御手段が、前記メイン
   メモリにメモリアドレス情報を供給する処理を含んでい
   ることを特徴とする情報処理装置。
8. 【請求項８】 請求項１において、前記周辺制御部は、
   入出力バスを介して接続された入出力装置を制御する機
   器制御手段を備えており、 前記入出力処理は、前記機器制御部が、前記入出力機器
   に対しデータを入出力する処理を含んでいることを特徴
   とする情報処理装置。
9. 【請求項９】 請求項２において、前記ＣＰＵインタフ
   ェース部は、前記再度出力された開始情報に対し、前記
   入出力サイクルがリードサイクルであれば前記入出力処
   理で用意されたデータおよびレディー信号を出力するこ
   とを特徴とする情報処理装置。
10. 【請求項１０】 請求項１において、前記ＣＰＵインタ
    フェース部は、前記入出力サイクルがライトサイクルで
    あれば、前記バス開放信号に先立って前記ライトサイク
    ルの完了を示すレディー信号を前記ＣＰＵに出力するこ
    とを特徴とする情報処理装置。
11. 【請求項１１】 請求項１において、前記ＣＰＵインタ
    フェース部は、少なくとも前記バス開放信号が供給され
    ている間は、前記ＣＰＵから出力される次の前記入出力
    サイクルの開始情報をマスクすることを特徴とする情報
    処理装置。
12. 【請求項１２】 請求項１において、前記制御ユニット
    は、前記周辺装置の制御に必要とされるリカバリータイ
    ムの計測部を備えており、 前記周辺制御部は、リカバリータイム内に前記入出力サ
    イクルの開始情報が出力されると、ＣＰＵインタフェー
    ス部から前記バス開放信号が供給された後、前記リカバ
    リータイムの経過を待って前記入出力処理を行うことを
    特徴とする情報処理装置。
13. 【請求項１３】 請求項１において、前記周辺装置は前
    記内部バスに接続された入出力機器を備え、前記周辺制
    御部は前記入出力機器を制御する機器制御手段を備えて
    おり、 この機器制御手段は、前記バス開放信号が供給されてい
    る間に前記内部バスを介して前記入出力機器に対し前記
    入出力処理を行うことを特徴とする情報処理装置。
14. 【請求項１４】 ＣＰＵおよび内部バスによって前記Ｃ
    ＰＵに接続された制御ユニットを有し、 前記ＣＰＵは、バス開放信号によって前記内部バスを開
    放し、低消費電力モードに移行するバス開放手段を備え
    ており、 前記制御ユニットは、前記ＣＰＵの周辺装置を制御する
    周辺制御部と、前記ＣＰＵとの接続を制御するＣＰＵイ
    ンタフェース部とを備えている情報処理装置の制御方法
    であって、 前記ＣＰＵから前記周辺制御部を介して行う入出力サイ
    クルの開始情報が前記ＣＰＵインタフェース部に与えら
    れる第１のステップと、 前記ＣＰＵインタフェース部から前記ＣＰＵに対して前
    記バス開放信号が供給され、前記内部バスを開放して前
    記ＣＰＵが前記低消費電力モードに移行する第２のステ
    ップと、 この第２のステップと前後して、前記周辺制御部を低電
    力消費状態から動作状態に移行する第３のステップと、 前記周辺制御部によって前記入出力サイクルに対応する
    入出力処理が行われる第４のステップと、 前記入出力処理が終了すると、前記バス開放信号を解除
    して前記内部バスを前記ＣＰＵに復帰させると共に前記
    低消費電力モードを解除する第５のステップと、 この第５のステップと前後して前記周辺制御部を前記動
    作状態から前記低電力消費状態に移行する第６のステッ
    プとを有することを特徴とする情報処理装置の制御方
    法。
15. 【請求項１５】 請求項１４において、前記第２のステ
    ップにおいて前記入出力サイクルが中断されており、 前記第５のステップに続いて、前記入出力サイクルの開
    始情報が前記ＣＰＵから再度出力される第７のステップ
    と、 この再度出力された開始情報に対応し、前記入出力サイ
    クルが少なくともリードサイクルであれば前記入出力処
    理で用意されたデータおよびレディー信号を出力する第
    ８のステップとを有することを特徴とする情報処理装置
    の制御方法。
16. 【請求項１６】 請求項１４において、前記第２のステ
    ップに先立って、前記入出力サイクルがライトサイクル
    のときはレディー信号を出力する第９のステップを有す
    ることを特徴とする情報処理装置の制御方法。
17. 【請求項１７】 請求項１４において、前記周辺装置は
    前記内部バスに接続された入出力機器を備え、前記周辺
    制御部は前記入出力機器を制御する機器制御手段を備え
    ており、 前記第４のステップにおいて、前記機器制御手段が前記
    ＣＰＵから開放された前記内部バスを介して前記入出力
    機器に対し前記入出力処理を行うことを特徴とする情報
    処理装置の制御方法。