CN1866230B - 一种存储器仲裁器、处理器系统及存储器仲裁方法 - Google Patents

一种存储器仲裁器、处理器系统及存储器仲裁方法 Download PDF

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Abstract

揭示一种处理器系统的存储器仲裁器，其可以发出系统层次的等待状态以暂停进入处理器的时钟信号。此处理器系统包含存储器、处理器、存储器仲裁器、和时钟控制器。当存储器未就绪而暂时无法执行存储器请求时，存储器仲裁器发出等待信号，且时钟控制器选择性地关闭输入处理器的时钟信号。以此种方式，无法应用专属等待输入信号而延迟其运作的处理器可被纳入仲裁机制以增进处理器系统的效能。

Description

一种存储器仲裁器、处理器系统及存储器仲裁方法
技术领域
本发明是有关于计算机系统的数据传输，特别是关于在微处理器(microprocessor)系统中使用时钟控制等待状态(clock controlled waitstates)的存储器仲裁单元(memory arbitration unit)。
背景技术
简单的处理器(微处理器或数字信号处理器)有时不会提供外部等待输入信号(wait input signal)。此等待信号通常为运作速度较处理器本身慢的外围元件在其需要延迟处理器的存取时所使用。
当此种不等待的处理器与较慢的系统外围元件通信，而该外围元件无法配合处理器执行速度响应时，该外围元件无法单纯地发出等待信号以暂时延迟处理器的执行。取而代之地，可使用诸如轮询(polling)或是中断处理(interrupt handling)的技术。
当此不等待的处理器发出请求(request)至较慢的系统外围元件时，此外围元件可于处理器请求的工作完成时主动回送中断请求(interrupt request)至处理器，或者处理器可轮询外围元件处理的状态。举例而言，假设处理器发出读取数据请求至较慢的外围元件，当此外围元件被请求的数据已备妥时，其可回送中断信号至处理器，或者利用外围元件内部的状态旗标指示处理器请求的数据已可以被读取。同样地，假设处理器发出写入数据请求至较慢的外围元件，此外围元件可回送中断信号至处理器，或者利用外围元件内部的状态旗标指示处理器请求的数据已写入完成，处理器可再发出新的写入请求至该外围元件。
参见图1，其举出依据已知技术的传统处理器系统示意图。此处理器系统包含数字信号处理(DSP)器102、存储器104、存储器仲裁器(memoryarbiter)106和系统外围元件108。数字信号处理器102，存储器仲裁器106和系统外围元件108连接至系统总线110。而数字信号处理器102和系统外围元件108可经由显示于图中的存储器仲裁器106存取存储器104。
上述系统产生的一个问题是，假如存储器仲裁器无法令数字信号处理器延迟其运作，则当数字信号处理器同时对相同的存储器区块发出请求时，存储器仲裁器106如何在一堆存储器请求中执行有效的存储器仲裁。处理器系统通常无法接受使用中断处理或轮询机制来掌控处理器对系统存储器的存取。
因此，其有必要提出一种改良的处理器系统架构，其通过使用系统层次的等待状态而提供具弹性且高效能的平台。
发明内容
本发明意欲解决现有技术的上述和其它缺点.本发明提出一种存储器仲裁器，用于诸如数字信号处理系统的处理器系统，其使用时钟控制等待状态以暂时停止进入处理器的时钟.以此种方式，此种不等待的处理器可被纳入仲裁机制内，以增进处理器系统的效能并节省电力消耗.
本发明的一特色在于规划存储器仲裁器于诸如数字信号处理系统的处理器系统中。此存储器仲裁器包含仲裁逻辑电路(arbitration logic)、存储器控制单元(memory control unit)、和等待信号产生器(wait generator)。当存储器仲裁器未就绪而无法执行存储器请求时，等待信号产生器发出等待信号至处理器。
本发明的另一特色在于提出一种处理器系统，其包含存储器、处理器、存储器仲裁器、和时钟控制器(clock controller)。当存储器仲裁器未就绪而无法执行存储器请求时，存储器仲裁器发出等待信号，且时钟控制器选择性地开启或关闭输入处理器的时钟信号。
本发明的再一特色在于提出一种数字信号系统存储器仲裁器的存储器仲裁方法。此方法的步骤包括：接收处理器系统代理元件(agent)发出的存储器请求；当存储器仲裁器无法执行此存储器请求时，由存储器仲裁器发出等待信号以关闭输入处理器系统代理元件的时钟；当此存储器请求可被执行时，终止上述的等待信号以完成数据传输。
本发明的又一特色在于提出一种处理器系统存储器仲裁器的存储器仲裁方法。此方法的步骤包括：接收处理器系统中的处理器发出的存储器请求；当存储器仲裁器无法执行此存储器请求时，由外围元件发出等待信号以关闭输入处理器系统代理元件的时钟；当此存储器请求可被执行时，终止上述的等待信号以完成数据传输。
附图说明
所附的图式提供对本发明进一步的了解，并共同构成本发明说明书的一部分。各图式配合说明展示本发明的实施例，以解说本发明的原理。简单说明如下：
图1例示依据现有技术的传统处理器系统示意图；
图2例示依据本发明一较佳实施例的简单处理器系统示意图；
图3例示依据本发明一较佳实施例的存储器仲裁器详细方块图；
图4例示时序图，代表由依据本发明一较佳实施例的处理器连续发出二个存储器读取请求的相关信号运作；
图5例示时序图，代表由依据本发明一较佳实施例的处理器连续发出二个存储器写入请求的相关信号运作；以及
图6例示依据本发明另一较佳实施例的简单处理器系统示意图；
图7显示依据本发明一实施例的使用于处理器系统中的存储器仲裁器的存储器仲裁方法；及
图8显示依据本发明另一实施例的使用于处理器系统中的存储器仲裁器的存储器仲裁方法。
[主要元件标号说明]
102、202、602  数字信号处理器
104、204、604  存储器
106、206、606  存储器仲裁器
108  外围元件
110  系统总线
208、608  时钟控制单元
300  存储器仲裁器
302  仲裁逻辑电路
304  缓冲区管理器
306  存储器控制单元
308  等待信号产生器
710-730  存储器仲裁方法的步骤
810-830  存储器仲裁方法的步骤
CLK  处理器时钟
M_CLK  存储器时钟
P_WAIT  外围元件等待信号
WAIT  等待信号
具体实施方式
揭示于本文的发明是针对数字信号系统的存储器仲裁器，其可以使用系统层次的等待状态以暂停进入处理器的时钟信号。以下说明将提及许多细节以提供对本发明的全盘了解。本领域技术人员应能了解，针对此等细节作变异而仍达成本发明的结果是可能的。在各实例解说中，已知技术的细节将不予赘述以免不必要地混淆本发明的主题。
本发明的一特色在于当存储器未就绪而无法执行存储器请求时，令存储器仲裁器发出等待信号。等待信号触发时钟控制器以选择性地关闭进入处理器的时钟信号。以此种方式，此不等待的处理器可被纳入仲裁机制内以增进其系统效能。举例而言，处理器和其它系统层次单元可以俱是固定优先权(fixed priority)或循环优先权(rotating priority)存储器存取机制的一部分，尽管其中的处理器并未提供专属的输入等待信号。此外，关闭进入处理器的时钟将减少处理器系统的电力消耗。
参见图2，其例示一依据本发明一较佳实施例的简单处理器系统示意图。此处理器系统包含处理器202、存储器204、存储器仲裁器206和时钟控制单元208。处理器202可以通过如图所示的存储器仲裁器206存取存储器204。此实施例使用系统层次的时钟控制等待状态WAIT。假设处理器202发出存储器请求至存储器仲裁器206，而存储器仲裁器决定授予另一代理元件在同一时间对同一物理存储器请求的存取权，则存储器仲裁器发出专属的等待信号WAIT至时钟控制单元208，其将全面禁能进入处理器202的时钟信号。在一实施例中，此处理器是数字信号处理器。或者，亦可以使用其它种类的处理器。
参见图3，其显示一依据本发明较佳实施例的存储器仲裁器详细方块图。在一实施例中，存储器仲裁器300包含仲裁逻辑电路302、缓冲区管理器(buffer manager)304、存储器控制单元306、以及等待信号产生器308。此由处理器架构于系统总线上的仲裁机制可以是固定优先权式或循环优先权式。仲裁逻辑电路302对一些进入的有效请求加以仲裁并选定被授予存取权的代理元件。当未就绪而无法执行请求时，缓冲区管理器304暂时保留数据。存储器控制单元306控制代理元件间的数据流。当存储器未就绪而无法执行如前所述的处理器请求时，等待信号产生器308发出WAIT信号至处理器202。
参见图4，其例示时序图，代表由依据本发明一较佳实施例的处理器连续发出二个存储器读取请求的相关信号运作.此例中，M_CLK为进入存储器仲裁器206和存储器204的时钟，而CLK是进入处理器202的时钟.处理器于周期1发出存储器读取请求，而于周期2至5被存储器仲裁器206递延.存储器仲裁器206发出等待信号，其禁能来自时钟控制器208的CLK时钟信号.当存储器仲裁器决定执行处理器的存储器读取请求时，其终止WAIT信号并将读取的数据在周期6递送至处理器202，而处理器于时钟边缘获取该数据.此例同时亦显示来自处理器202的第二存储器读取请求.此第二请求被递延于第一存储器读取请求之后，直到第一请求于周期6被执行完毕，第二存储器请求才于周期7回送至处理器.始于周期1的读取请求在执行之前被暂存于存储器仲裁器外围元件内部的缓冲区，且于下一个周期即自处理器的存储器请求总线移除.
参见图5，其例示时序图，代表由依据本发明一较佳实施例的数字信号处理器连续发出二个存储器写入请求的相关信号运作。此例中，处理器于周期1发出存储器写入请求并于周期2至5被存储器仲裁器206递延，第二写入请求并未被存储器仲裁器206递延而直接于周期6被执行。同样地，第一存储器写入请求及其相关的写入数据在执行之前必须被暂存于存储器仲裁器内部的缓冲区，且于下一个周期即自处理器的存储器请求总线移除。
参见图6，其例示一依据本发明另一较佳实施例的简单处理器系统示意图。此处理器系统包含处理器602、存储器604、存储器仲裁器606和时钟控制单元608。处理器602可以通过如图所示的存储器仲裁器606存取存储器604。此实施例不仅使用如前所述由存储器仲裁器插入的时钟控制等待状态，且连接至处理器存储器请求总线的系统外围元件亦允许通过分别发出其各自的等待信号而插入等待状态。所有等待信号可以经由″逻辑或″运算(Or)集结于时钟控制器以提供整体的P_WAIT信号，其连接至所有外围元件和存储器仲裁器。时钟控制器内部使用P_WAIT信号控制进入处理器的时钟信号的开/关状态。就其外部运作而言，当P_WAIT信号是有效状态时，其被用来使所有处理器对存储器请求总线的存取操作变成无效。
以下再次参见图5，假设在周期1处理器对外围元件的存取操作被外围元件于周期2至5所递延，如其中P_WAIT信号的有效电平所示，处理器通过存储器仲裁器于周期2的存储器存取操作可被视为被存储器仲裁器于周期2至5变成无效，这段期间存储器仲裁器可以授予其它单元对存储器的存取权以增进系统整体的存储器存取效能。存储器仲裁器之后可能于周期6授予处理器对存储器的存取权，或者存储器仲裁器可能通过在周期7发出其等待信号而递延处理器于周期6的存取请求。
以下配合图式说明依据本发明的存储器仲裁方法。图7显示依据本发明一实施例的使用于处理器系统中的存储器仲裁器的存储器仲裁方法，其包含步骤710至步骤730。步骤710接收来自处理器系统代理元件的存储器请求；步骤720于存储器仲裁器无法执行存储器请求时，存储器仲裁器发出等待信号以关闭进入处理器系统代理元件的时钟信号；步骤730则于存储器请求可以被执行时，终止等待信号以完成数据传输。其中上述的处理器可以是无法识别等待状态的处理器。
图8显示依据本发明另一实施例的使用于处理器系统中的存储器仲裁器的存储器仲裁方法，其包含步骤810至步骤830.步骤810接收来自处理器系统的第一代理元件的存储器请求；步骤820于存储器仲裁器无法执行存储器请求时，第二代理元件发出等待信号以关闭进入处理器系统的第一代理元件的时钟信号；步骤830则于存储器请求可以被执行时，终止等待信号以完成数据传输.其中上述的第一代理元件可以是无法识别等待状态的处理器，而上述的第二代理元件可以是外围元件.
其应可察知，即使存储器仲裁器无等待机制，整个系统仍能运作。依据本发明的等待机制对于请求存储器存取的元件而言形同增进了存储器频宽。
最后，本领域技术人员应能理解，其能轻易地利用以上揭示的概念和特定实施例为基础，设计或修改其它结构以达成和本发明相同的目的，而未脱离所附的权利要求范围所定义的本发明的精神和范畴。

Claims (14)

1.一种存储器仲裁器，其包含：
仲裁逻辑电路；
存储器控制单元；以及
等待信号产生器，其用于当存储器模块未就绪而无法执行存储器请求时发出等待信号至一时钟控制器，该时钟控制器据此禁能进入到发出该存储器请求的处理器的时钟信号，
其中该处理器是无法识别等待状态的处理器。
2.根据权利要求1所述的存储器仲裁器，其还包含缓冲区管理器。
3.根据权利要求1所述的存储器仲裁器，其中上述的仲裁逻辑电路使用下列其中之一的仲裁机制：
固定优先权仲裁机制；以及循环优先权仲裁机制。
4.一种处理器系统，其包含：
存储器；
处理器；
存储器仲裁器，其于未就绪而无法执行存储器请求时发出等待信号至一时钟控制器；以及
时钟控制器，其用于选择性地启动或关闭进入该处理器的时钟信号，
其中上述的处理器是无法识别等待状态的处理器。
5.根据权利要求4所述的处理器系统，其中上述的存储器仲裁器包含：
仲裁逻辑；
存储器控制单元；
等待信号产生器；以及
缓冲区管理器。
6.根据权利要求4所述的处理器系统，其中上述的存储器仲裁器使用下列其中之一的仲裁机制：
固定优先权仲裁机制；以及
循环优先权仲裁机制。
7.根据权利要求4所述的处理器系统，其中上述的时钟控制器根据上述存储器仲裁器发出的该等待信号关闭进入上述处理器的该时钟信号。
8.根据权利要求4所述的处理器系统，其中上述的时钟控制器分别传送二个不同的时钟信号至上述的处理器和上述的存储器仲裁器。
9.根据权利要求4所述的处理器系统，其还包含至少一外围元件。
10.根据权利要求9所述的处理器系统，其中上述的外围元件发出第二等待信号以选择性地关闭进入上述处理器的该时钟信号。
11.根据权利要求9所述的处理器系统，其中上述的外围元件发出第二等待信号至上述的存储器仲裁器以使得任何来自上述处理器的存储器请求均变成无效。
12.一种使用于处理器系统中的存储器仲裁器的存储器仲裁方法，其包含：
接收来自该处理器系统代理元件的存储器请求；
当该存储器仲裁器无法执行该存储器请求时，该存储器仲裁器发出等待信号以关闭进入该处理器系统代理元件的时钟信号；
当该存储器请求可以被执行时，终止该等待信号以完成数据传输，
其中上述的代理元件是无法识别等待状态的处理器。
13.一种使用于处理器系统中的存储器仲裁器的存储器仲裁方法，其包含：
接收来自该处理器系统的第一代理元件的存储器请求；
当该存储器仲裁器无法执行该存储器请求时，第二代理元件发出等待信号以关闭进入该处理器系统的该第一代理元件的时钟信号；
当该存储器请求可以被执行时，终止该等待信号以完成数据传输，
其中上述的第一代理元件是无法识别等待状态的处理器。
14.根据权利要求13所述的使用于处理器系统中的存储器仲裁器的存储器仲裁方法，其中上述的第二代理元件是外围元件。
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