JPH0667768A - バスユニットと実行ユニットとを含むタイプのプロセッサを動作させる方法、中央処理装置、コンピュータシステム、およびクロック制御装置回路 - Google Patents

バスユニットと実行ユニットとを含むタイプのプロセッサを動作させる方法、中央処理装置、コンピュータシステム、およびクロック制御装置回路

Info

Publication number
JPH0667768A
JPH0667768A JP5152386A JP15238693A JPH0667768A JP H0667768 A JPH0667768 A JP H0667768A JP 5152386 A JP5152386 A JP 5152386A JP 15238693 A JP15238693 A JP 15238693A JP H0667768 A JPH0667768 A JP H0667768A
Authority
JP
Japan
Prior art keywords
data
signal
clock
execution unit
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5152386A
Other languages
English (en)
Other versions
JP3454866B2 (ja
Inventor
James R Macdonald
ジェームス・アール・マクドナルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0667768A publication Critical patent/JPH0667768A/ja
Application granted granted Critical
Publication of JP3454866B2 publication Critical patent/JP3454866B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Microcomputers (AREA)
  • Power Sources (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 高性能マイクロプロセッサの電力を節約する
クロック制御装置回路を提供する。 【構成】 この発明は実行ユニット（１２）またはＡＬ
Ｕがデータを使用できない場合に２つの論理ゲートと１
つのフリップフロップとを利用して実行ユニット（１
２）またはＡＬＵへのクロック信号を不能化する。メモ
リ装置、Ｉ／Ｏ装置、または内部キャッシュが実行ユニ
ット（１２）にデータまたは命令を提供することができ
ないと、実行ユニット（１２）にスリープモードまたは
クロックアイドルモードが提供される。クロック制御装
置回路（２６）はクロック信号を論理ハイにゲートする
ことによってクロック信号を不能化する。クロック制御
装置回路（２６）はバスユニットからのデータ使用不可
信号および実行ユニット（１２）からのデータ要求発生
信号に応答してクロック信号を停止する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は一般的にはマイクロコンピュ
ータまたはマイクロプロセッサに関し、より特定的には
中央処理装置によって消費される電力を減少させる装置
に関する。
【０００２】
【従来の技術】多くのまたはほとんどの応用では、コン
ピュータシステムまたはマイクロプロセッサが消費する
電力が最小限の量であることが非常に望ましい。そのよ
うな応用はたとえばしばしばバッテリによって電力を供
給されるラップトップコンピュータおよびコンピュータ
ノートブックを含む。コンピュータシステムおよびマイ
クロプロセッサは一般的にはそのようなシステムおよび
マイクロプロセッサの電力消費のかなりの部分を占める
処理または実行ユニットを含む。結果として、コンピュ
ータシステムおよびマイクロプロセッサの電力消費は、
実行ユニットの電力消費を最小限にまで減らすことがで
きれば大いに減少させられるだろう。
【０００３】マイクロプロセッサによって用いられる電
力の量を減少させる一般的な技術は、マイクロプロセッ
サが必要とされないときにマイクロプロセッサへのクロ
ック信号を不能化することを含む。その例は１９８８年
７月１９日にレメディ（Remedi）に発行された米国特許
第 4,758,945号および１９８８年５月３１日にスミス
（Smith ）その他に発行された米国特許第 4,758,559号
である。双方の特許は静止しているマイクロプロセッサ
によって消費される電力を減少させるための方法と装置
とを記載している。これらの特許で記載されているよう
に、マイクロプロセッサ全体へのクロック信号はホール
ト命令に応答して不能化され、マイクロプロセッサ全体
への発信器信号はストップ命令に応答して不能化される
ことで電力消費を減少させる。上記の方法と装置とは、
クロック信号がマイクロプロセッサ全体に対して不能化
された場合マイクロプロセッサ内のサブシステムが使用
できないので、不利である。
【０００４】コプロセッサによって消費される電力を減
少させるもう１つの先行技術のテクニックによれば、コ
プロセッサはそれが命令を実行していないときにクロッ
ク信号を不能化するスリープモードを使用する。たとえ
ば、カリフォルニア州サニィベイルのアドバンスト・マ
イクロ・ディバイシズ・インコーポレイテッドによって
製造されたＡｍ８０ＥＣ２８７では、コプロセッサ内部
のインターフェース装置がホストまたはメインプロセッ
サから命令が受信されるとクロック信号を可能化する。
コプロセッサ内部の実行ユニットが命令を完了した後、
実行ユニットはクロック信号を不能化する。クロック信
号はインターフェース装置がホストプロセッサから別の
命令を受信するまで再可能化されない。
【０００５】一般的に、マイクロプロセッサユニットは
データに対して様々な機能を実行するための実行ユニッ
トならびに実行ユニットおよびメモリ間でデータまたは
命令をフェッチするまたは提供するためのＩ／Ｏ制御回
路を含む。メモリは、内部にあっても外部にあってもよ
い。一般的に、実行ユニットとＩ／Ｏ制御回路とはクロ
ック信号に応答して動作させられる。
【０００６】より進歩したマイクロプロセッサの実行ユ
ニットは、Ｉ／Ｏ制御回路がメモリから実行ユニットへ
データと命令とを提供するまたは実行ユニットからメモ
リへデータを書込むより迅速に、命令に応答してデータ
に対する演算を行なうことができる。メモリ装置は結果
として、データを比較的ゆっくりと読出したり書込んだ
りすることになる。したがって、実行ユニットはしばし
ばＩ／Ｏ制御回路からのデータまたは命令を待つ必要が
ある。
【０００７】先行技術のマイクロプロセッサは、実行ユ
ニットが演算を行なうべきデータまたは命令をまったく
有していない場合でもクロック信号を実行ユニットに提
供し続ける。実行ユニットが演算を行なうことができな
いときに絶えず実行ユニットをクロックすることは、不
必要に電力を消費してしまう。したがってデータまたは
命令が実行ユニットに与えられていないときにクロック
信号が実行ユニットに供給されると、電力は浪費される
ことになる。
【０００８】したがって、データまたは命令が実行ユニ
ットにアクセス可能でないために実行ユニットが動作を
行なうことができない場合には、実行ユニットへのクロ
ック信号を禁止するまたはアイドル状態にする装置が必
要である。
【０００９】
【発明の概要】ゆえにこの発明は、クロック信号に応答
してデータバスに提供されたデータに演算を行ないかつ
データ必要信号を発生する実行手段を含む、中央処理装
置を提供する。中央処理装置はデータバスにデータを提
供しかつデータ使用不可信号を発生するバスインターフ
ェース手段をさらに含む。中央処理装置はさらに、デー
タ使用不可信号とデータ必要信号とに応答してクロック
信号を不能化するクロック不能化手段をも含む。
【００１０】クロック不能化手段は、バスインターフェ
ース手段と実行手段とに結合された出力と入力とを有す
る第１の論理ゲート、第１の論理ゲート出力に結合され
たデータ入力とクロック信号に結合されたクロック入力
とを有するフリップフロップ、およびフリップフロップ
出力に結合された第１の入力とクロック信号に結合され
た第２の入力と実行手段に結合された出力とを含む第２
の論理ゲートを含んでもよい。
【００１１】この発明はさらに、インターフェースユニ
ット、実行ユニットおよびクロック禁止回路を含むコン
ピュータシステムを提供する。インターフェースユニッ
トはデータソースからのデータを、データバスを経由し
て実行ユニットへ通信する。実行ユニットはクロック信
号に応答してデータに対する機能を実行する。クロック
禁止回路は実行ユニットが機能を実行すべきいかなるデ
ータをも有していない場合、実行ユニットへのクロック
信号の供給を停止する。
【００１２】この発明はさらに、バスユニットと実行ユ
ニットとを含むタイプのプロセッサを動作させる方法を
提供する。この方法は、バスユニットから実行ユニット
へデータを提供するステップと、クロック信号に応答し
て実行ユニットの中のデータに対し演算を行なうステッ
プとを含む。この方法はさらに、バスユニットが実行ユ
ニットにデータを提供できないときにデータ使用不可信
号をバスユニットからクロック制御装置回路に送信する
ステップと、実行ユニットにデータがなくなったときに
データ要求信号を実行ユニットからクロック制御装置回
路に送信するステップとを含む。この方法はさらに、ク
ロック制御装置回路がデータ使用不可信号とデータ要求
信号とに応答してクロック信号をアイドル状態にし、ク
ロック信号が実行ユニットによって受信されないように
するステップを含む。
【００１３】この方法はさらに、バスユニットがデータ
使用可能信号を送信するときクロック信号をクロック制
御装置回路に出力するステップをさらに含んでもよい。
【００１４】この発明はさらに重ねて第１の論理ゲー
ト、レジスタおよび第２の論理ゲートを含む回路を提供
する。第１の論理ゲートは第１の制御信号と第２の制御
信号とを受信するように結合されている。レジスタは第
１の論理ゲートの出力へ結合された第１の入力を含む。
フリップフロップはクロック信号に結合されたクロック
入力を含む。第２の論理ゲートはクロック信号とレジス
タ出力とを受信するよう結合されている。
【００１５】
【詳しい説明】この発明の好ましい模範的な実施例は、
同一の参照符号が同一の要素を示す添付の図面と関連さ
せて、以下で説明される。
【００１６】図１はブロック図の形式で第１の好ましい
模範的な実施例によるこの発明を表すコンピュータシス
テム１０を示す。コンピュータシステム１０は一般的
に、完全に集積化された中央処理装置１１、外部の入力
／出力（Ｉ／Ｏ）装置１６、および外部のランダムアク
セスメモリ装置（ＲＡＭ）１８を含む。
【００１７】中央処理装置１１は一般的に、実行ユニッ
ト１２、バスインターフェース装置１４、内部キャッシ
ュ１９、クロック制御装置回路２６およびクロックジェ
ネレータ２８を含む。実行ユニット１２は書込バス２０
と読出バス２２とによってバスインターフェース装置１
４に結合される。バスインターフェース装置１４は、ア
ドレス／データバス２４によってメモリ装置１８にも結
合される。アドレス／データバス２４は、内部キャッシ
ュ１９とＩ／Ｏ装置１６とをバスインターフェース装置
１４に結合する。
【００１８】クロックジェネレータ２８は外部のソース
（図示せず）からの入力２７でクロック信号を受信する
よう結合される。クロックジェネレータ２８はバスイン
ターフェース装置１４とクロック制御装置回路２６と
へ、それぞれ導線３１と導線３０とによって結合され
る。そのクロック制御装置回路２６は導線２９と導線３
３とによって実行ユニット１２に結合される。バスイン
ターフェース装置１４も導線３２によってクロック制御
装置回路２６に結合される。
【００１９】以下で見られるように、クロック制御装置
回路２６はクロック信号を実行ユニット１２に対し提供
するまたは禁止するためのクロックアイドル回路または
クロック不能化回路である。クロック制御装置回路の好
ましい形式は図３を参照して後述される。
【００２０】当該技術分野においてよく知られている態
様で、実行ユニット１２はデータに対して算術または論
理機能を与える算術論理ユニット（ＡＬＵ）または他の
回路を含んでもよい。命令と、アドレスと、オペランド
データとのいずれかであり得るデータが、バスインター
フェース装置１４から読出バスを通って実行ユニット１
２へ提供される。実行ユニット１２が算術または論理機
能を完了させた後、実行ユニット１２は書込バス２０を
通ってバスインターフェース装置１４へ結果データを提
供する。書込バス２０と読出バス２２とは別個の単方向
バスであるものとして示されているが、当該技術分野に
おいてよく知られているように、単一の双方向読出／書
込バスとして組合わせられてもよい。
【００２１】バスインターフェース装置１４は実行ユニ
ット１２と、Ｉ／Ｏ装置１６、メモリ装置１８、または
内部キャッシュ１９との間のデータを通信する。バスイ
ンターフェース装置１４はアドレス／データバス２４を
介してメモリ装置１８、Ｉ／Ｏ装置１６、および内部キ
ャッシュ１９へのデータを受信および送信する。このゆ
えに、バスインターフェース装置１４は実行ユニット１
２のためのデータと命令とをフェッチする責任がある。
代替例として、アドレス／データバス２４がこの発明か
ら逸脱することなく別個のアドレスおよびデータバスま
たは別個の命令およびデータバスとして実現されること
も可能である。さらに、アドレス／データバス１４は別
個の読出および書込バスにさら副分割されることも可能
である。
【００２２】実行ユニット１２は読出バス２２に提供さ
れた命令に応答し、それらの命令に従って読出バス２２
に供給されたデータに演算を行なう。実行ユニット１２
はクロック制御装置回路２６から導線２９でそれに提供
されたクロック信号に応答して、またはその受信にあた
って動作を行なう。
【００２３】バスインターフェース装置１４は読出バス
２２を介してデータを提供する。バスインターフェース
装置１４が読出バス２２を介してデータを提供できない
場合、バスインターフェース装置１４は導線３２を介し
てクロック制御装置２６にＱＵＥＵＥ ＥＭＰＴＹ信号
を提供する。ＱＵＥＵＥ ＥＭＰＴＹ信号は、バスイン
ターフェース装置１４が実行ユニット１２に提供するべ
きオペランドデータまたは命令のようないかなるデータ
をも有していないということを表すデータ使用不可信号
である。この発明によれば、実行ユニット１２にオペラ
ンドデータまたは命令のようなデータがなくなると、実
行ユニット１２は導線３３を介してバスインターフェー
ス装置１４とクロック制御装置回路２６との双方に与え
られるＤＡＴＡ ＲＥＱＵＩＲＥＤ信号を生じる。ＤＡ
ＴＡ ＲＥＱＵＩＲＥＤ信号は、実行ユニット１２が実
行を続けるためにデータを必要とすることを表すデータ
必要信号またはデータ要求信号である。
【００２４】ＱＵＥＵＥ ＥＭＰＴＹ信号およびＤＡＴ
Ａ ＲＥＱＵＩＲＥＤ信号に応答して、クロック制御装
置回路２６は実行ユニット１２へのクロック信号を禁止
する。実行ユニット１２をクロックすることは電力を消
費するので、クロック信号の禁止は電力の節約という結
果になる。実行ユニット１２はオペランドデータまたは
命令のいずれの要求されるデータをも有していないの
で、このときに実行ユニット１２をクロックすることは
電力の不必要な浪費を表すことになる。バスインターフ
ェース１４がデータまたは命令を再び提供できるように
なると、バスインターフェース装置１４は導線３３でＱ
ＵＥＵＥ ＥＭＰＴＹ信号を取除く。クロック制御装置
２６は変更されたＱＵＥＵＥ ＥＭＰＴＹ信号に応答し
て、実行ユニット１２にクロック信号を提供する。実行
ユニット１２はその後データまたは命令を受信し、ＤＡ
ＴＡ ＲＥＱＵＩＲＥＤ信号を取除く。
【００２５】図２はブロック図の形式で、第２の好まし
い模範的な実施例に関連のこの発明を表すコンピュータ
システム４０を示す。コンピュータシステム４０は一般
に、完全に集積化された中央処理装置４１とメモリ６２
とを含む。
【００２６】中央処理装置４１は一般的に実行ユニット
１２、データ制御装置４３、バス制御装置５５、内部キ
ャッシュ４５、クロック制御装置２６、およびクロック
ジェネレータ２８を含む。実行ユニット１２はアドレス
バス４８によってデータ制御装置４３に結合され、かつ
オペランドデータバス５１によって内部キャッシュ４５
およびバス制御装置５５に結合される。データ制御装置
４３はさらにアドレスバス４７によって内部キャッシュ
４５に結合され、かつアドレスバス４９によってバス制
御装置５５に結合される。バス制御装置５５はアドレス
バス５７、データバス５８およびバス制御装置信号バス
５９によってメモリ６２に結合される。データ制御装置
４３は導線３３によって実行ユニット１２へ、導線３２
によってクロック制御装置２６へ、さらに導線３１によ
ってクロックジェネレータ２６へ結合される。導線３１
および３２は、バス制御装置５５へも結合される。実行
ユニット１２は導線２９によっておよび導線３３によっ
てクロック制御装置回路２６に結合される。実行ユニッ
ト１２は、導線３２によってデータ制御装置４３へも結
合される。
【００２７】クロックジェネレータ２８は図１を参照し
て論じられたクロックジェネレータ２８と同様のもので
ある。クロックジェネレータ２８は導線３０および３１
上にクロック信号を提供する。導線３１上のクロック信
号はデータ制御装置４３とバス制御装置５５とに提供さ
れる。以下で示されるように、クロック制御装置回路２
６は実行ユニット１２に対しクロック信号を提供および
禁止するためのクロック不能化またはクロックアイドル
回路である。
【００２８】当該技術分野においてよく知られている態
様で、実行ユニット１２はブール論理機能、乗算機能、
または加算機能のような算術または論理機能をデータに
提供するためのＡＬＵまたはその他の回路を含んでもよ
い、整数ユニットまたは浮動小数点ユニットであっても
よい。データは一般的にデータ制御装置４３とバス制御
装置５５とによってオペランドデータバス５１上に提供
される。実行ユニット１２が算術または論理機能を完了
させた後、実行ユニット１２はオペランドデータバス５
１に結果データを提供する。データ制御装置４３とバス
制御装置５５とは、このデータを内部キャッシュ４５ま
たはメモリ６２へ通信する。メモリ６２は好ましくはＲ
ＡＭまたはその他の入力／出力装置のような外部のメモ
リである。
【００２９】データ制御装置４３はバス制御装置５５と
実行ユニット１２とからアドレスバス４７によって内部
キャッシュ４５へアドレスを提供し、実行ユニット１２
からアドレスバス４８上でアドレスを受信する。バス制
御装置５５はアドレスバス４９上でデータ制御装置４３
へおよびデータ制御装置４３から、アドレスを通信す
る。したがって、データ制御装置４３とバス制御装置５
５とは実行ユニット１２のためのデータをフェッチする
責任がある。
【００３０】オペランドデータバス５１は好ましくは内
部キャッシュ４５、バス制御装置５５および実行ユニッ
ト１２の間でデータを通信する双方向データバスまたは
一般バスである。アドレスバス４８および４７は好まし
くは単方向アドレスバスである。アドレスバス４９は好
ましくはデータ制御装置４３とバス制御装置５５との間
でアドレスを通信するための双方向アドレスバスであ
る。データ制御装置４３とバス制御装置５５とは、実行
ユニット１２へおよび実行ユニット１２からメモリ６２
と内部キャッシュ４５との間のデータを通信するまたは
フェッチするために動作する。代替例として、データ制
御装置４３とバス制御装置５５とは単一のバス入力／出
力（Ｉ／Ｏ）装置として組合わせられてもよい。バス５
７、５８および５９は好ましくはメモリ６２とバス制御
装置５５との間で信号を通信するための双方向バスであ
る。
【００３１】実行ユニット１２はオペランドデータバス
５１上で供給されたデータに機能を行なうときに命令バ
ス（図示せず）上の命令に応答する。命令は、データ制
御装置またはバス制御装置を追加して、それによってフ
ェッチされてよい。実行ユニット１２は導線２９上に供
給されるクロック信号に応答して動作を行なう。
【００３２】データ制御装置４３またはバス制御装置５
５はオペランドデータバス５１上にデータを提供するた
めに動作する。データ制御装置４３とバス制御装置５５
とがオペランドデータバス５１上にデータを提供するこ
とができない場合、データ制御装置４３またはバス制御
装置５５は導線３２でＱＵＥＵＥ ＥＭＰＴＹ信号を提
供する。実行ユニット１２にデータまたは命令がなくな
った場合、実行ユニット１２は導線３３でＤＡＴＡ Ｒ
ＥＱＵＩＲＥＤ信号を生じる。データを求める信号（DA
TA REQUIRED ）は、実行ユニット１２が動作を行なうた
めにデータまたは命令を必要とすることを表すデータ必
要信号またはデータ要求信号である。
【００３３】ＱＵＥＵＥ ＥＭＰＴＹ信号とデータ要求
信号とに応答して、クロック制御装置回路２６は導線２
９のクロック信号を禁止する。クロック制御装置回路２
６は、図１を参照して論じられたクロック制御装置回路
２６と同様の動作をする。したがって、実行ユニット１
２が不必要に作動することがないようにクロック制御装
置回路２６が導線２９でクロックをアイドル状態にする
ので、電力は節約される。
【００３４】図３はブロック図の形式で好ましい模範的
な実施例によるこの発明を表すクロック制御装置回路２
６を示す。このクロック制御装置回路２６は図１のクロ
ック制御装置回路２６と同様の動作をする。クロック制
御装置回路２６はＡＮＤゲート８０、レジスタ８２およ
びＯＲゲート９０を含む。導線３０はレジスタ８２のク
ロック入力８４とＯＲゲート９０の第１の入力９１とに
結合される。ＯＲゲート９０の第２の入力９２はレジス
タ８２の出力８５に結合される。ＯＲゲート９０は最終
的に実行ユニット１２（図３では図示せず）に結合され
る出力２９を提供する。レジスタ８２は入力８３でＡＮ
Ｄゲート８０の出力８１を受信する。ＡＮＤゲート８０
の第１の入力８６は導線３３に、第２の入力８７は導線
３２に結合されている。
【００３５】以下で一般的に示されるように、クロック
制御装置回路２６は導線２９にクロック信号を提供し、
かつ禁止する。好ましくは、導線２９のクロック信号は
レジスタ８２の出力８５によって制御される。
【００３６】導線３０上に提供されるクロック信号はレ
ジスタ８２をクロックする。レジスタ８２は好ましくは
クロック入力８４のようなクロック入力を伴うＤフリッ
プフロップのようなフリップフロップである。導線３３
のＱＵＥＵＥ ＥＭＰＴＹ信号と導線３２のＤＡＴＡ
ＲＥＱＵＩＲＥＤ信号とが論理ハイになると、ＡＮＤゲ
ート８０はレジスタ８２の入力８３に論理ハイを提供す
る。好ましくは、入力８３はＤ入力である。レジスタ８
２はクロック入力８４でのクロック信号の次のパルスの
立上がり縁に応答して出力８５に論理ハイを提供する。
ＯＲゲート９０の第２の入力９２がハイであれば、ＯＲ
ゲート９０の第１の入力９１での信号に関係なく、導線
２９の出力はハイである。したがって、導線２９でのク
ロック信号は出力８５がハイであればＯＲゲート９０に
よってゲートされオフされる。
【００３７】導線３３のＱＵＥＵＥ ＥＭＰＴＹ信号と
導線３２のＤＡＴＡ ＲＥＱＵＩＲＥＤ信号が論理ハイ
から論理ローへ変わるとき、ＡＮＤゲート８０の出力８
１も論理ローである。ゆえに、導線３０でのクロック信
号の次の立上がり縁では、レジスタ８２は出力８５で論
理ローを出力する。ＯＲゲート９０は出力８５での論理
ローに応答して導線２９にクロック信号を出力する。
【００３８】導線３３のＱＵＥＵＥ ＥＭＰＴＹ信号ま
たは導線３２のＤＡＴＡ ＲＥＱＵＩＲＥＤ信号のいず
れかが論理ローである場合、ＡＮＤゲート８０の出力８
１はレジスタ８２の入力８３に論理ローを出力する。レ
ジスタ８２はクロック入力８４へのクロック信号に応答
して出力８５に論理ローを出力する。ＯＲゲート９０は
ＯＲゲート９０の第２の入力９２が論理ローであると
き、導線２９にクロック信号を提供する。
【００３９】図４はこの発明の好ましい模範的な実施例
による動作の特定の局面を示す一連のタイミング波形を
示す。信号９１は導線３０にクロックジェネレータ２８
によって提供されるクロック信号を示す。信号９２は導
線３２にバスインターフェース装置１４によって提供さ
れるＱＵＥＵＥ ＥＭＰＴＹ信号を示す。信号９３は実
行ユニット１２によって提供される導線３３のＤＡＴＡ
ＲＥＱＵＩＲＥＤ信号を示す。信号９４はクロック制
御装置回路２６によって提供される導線２９の実行ユニ
ット１２へのクロック信号を示す。
【００４０】信号９２と９３とがローであれば、クロッ
ク信号９１は実行ユニットクロック信号９４に類似す
る。バスインターフェース装置１４が読出バス２２にデ
ータを提供することができない場合、信号９２は論理ハ
イになる。データはオペランドデータでも命令でもよ
い。実行ユニット１２が導線２９上の実行ユニットクロ
ック信号９４に応答してデータを処理し続けるにつれ
て、実行ユニット１２はデータ不足になり論理ハイ信号
９３を生ずる。信号９２と９３の両方が論理ハイであれ
ば、信号９４はクロック信号９１の立上がり縁で論理ハ
イになる。
【００４１】実行ユニットクロック信号９４はＱＵＥＵ
Ｅ ＥＭＰＴＹ信号９２が論理ローになるまで論理ハイ
のままである。信号９２の論理ハイから論理ローへの変
更に続くクロック信号９１の立上がり縁で、実行ユニッ
トクロック信号９４はクロック信号９１に類似するクロ
ック信号になる。ＱＵＥＵＥ ＥＭＰＴＹ信号９２はデ
ータが実行ユニット１２にとって使用可能であるとき論
理ローになる。実行ユニットクロック信号９４に応答し
て、実行ユニット１２はデータに演算を行なう。データ
が実行ユニット１２によって受信されるにつれて、ＤＡ
ＴＡ ＲＥＱＵＩＲＥＤ信号９２は論理ローになる。
【００４２】図面では様々な導線／結合子は単一の線と
して表されているが、これらは限定的な意味で示されて
いるのではなく、当該技術分野において理解されるよう
に複数の導線／結合子を含んでもよいことが理解される
であろう。さらに、上記の説明はこの発明の好ましい模
範的な実施例についてのものであり、示されている特定
の形式に限定されるものではない。たとえば、図面では
２つの中央処理装置アーキテクチャが示されていたが、
この発明はいかなる中央処理装置アーキテクチャででも
使用され得る。同様に、クロック制御装置回路の中で用
いられていた論理ゲートとフリップフロップとは様々に
配列されることができ、またクロック制御装置回路は特
許請求の範囲の中で記載されるこの発明の精神から逸脱
することなく様々な他の論理回路を利用することができ
る。さらに、実行ユニット、データバス、バス制御装置
および記憶ユニットの様々な相互接続に対するその他の
変形も、前掲の特許請求の範囲で表明されるこの発明の
精神から逸脱することなくなされ得るものである。
【図面の簡単な説明】
【図１】第１の好ましい模範的な実施例によるこの発明
を表すコンピュータシステムのブロック図である。
【図２】第２の好ましい模範的な実施例によるこの発明
を表すもう１つのコンピュータシステムのブロック図で
ある。
【図３】この発明のさらに他の局面を表しかつ図１およ
び図２の好ましい模範的な実施例の利点に対し利用され
てよいクロック制御装置回路の概略図である。
【図４】この発明の好ましい模範的な実施例による動作
の特定の局面を示す一連のタイミング波形図である。
【符号の説明】
１０ コンピュータシステム １１ 中央処理装置 １２ 実行ユニット １４ バスインターフェース装置 ２６ クロック制御装置回路

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に応答してデータに演算を
    行ない、かつデータがなくなったときにデータ必要信号
    を発生するための実行手段と、 前記データを提供し、かつデータを提供できないときに
    はデータ使用不可信号を発生するためのバスインターフ
    ェース手段と、 データ使用不可信号とデータ必要信号とに応答してクロ
    ック信号を不能化するためのクロック不能化手段とを含
    む、中央処理装置。
  2. 【請求項２】 クロック不能化手段は、実行手段に結合
    されてクロック信号を提供し、クロックソースからクロ
    ック信号を受信し、かつデータ使用不可信号とデータ必
    要信号とに応答してクロック信号をゲートによってオフ
    する、請求項１に記載の中央処理装置。
  3. 【請求項３】 クロック不能化手段は複数個の論理ゲー
    トを含む、請求項２に記載の中央処理装置。
  4. 【請求項４】 クロック不能化手段はさらにレジスタを
    含む、請求項３に記載の中央処理装置。
  5. 【請求項５】 クロック不能化手段はさらにバスインタ
    ーフェース手段と実行手段とに結合され、データ使用不
    可信号とデータ必要信号とを受信するための入力と、第
    １の論理ゲート出力とを含む、第１の論理ゲートと、 第１の論理ゲート出力に結合されるデータ入力、クロッ
    ク信号に結合されるクロック入力、およびフリップフロ
    ップ出力を含む、フリップフロップと、 フリップフロップ出力に結合される第１の入力、クロッ
    ク信号に結合される第２の入力、および実行手段に結合
    される第２の論理ゲート出力を含む第２の論理ゲートと
    を含む、請求項２に記載の中央処理装置。
  6. 【請求項６】 第１の論理ゲートはＡＮＤゲートであ
    る、請求項５に記載の中央処理装置。
  7. 【請求項７】 第２の論理ゲートはＯＲゲートである、
    請求項６に記載の中央処理装置。
  8. 【請求項８】 クロック信号はデータ使用不可信号とデ
    ータ必要信号とが論理ハイであるときに不能化される、
    請求項１に記載の中央処理装置。
  9. 【請求項９】 クロック不能化手段はデータ使用不可信
    号とデータ必要信号とがともに存在することに応答す
    る、請求項１に記載の中央処理装置。
  10. 【請求項１０】 データソースと、 データバスと、 データバスによってデータソースに結合されるインター
    フェースユニットと、 前記インターフェースユニットに結合され、前記データ
    を受信しかつクロック信号に応答してデータに対する機
    能を実行するための実行ユニットと、 実行ユニットがいかなるデータをも有していないときに
    実行ユニットに供給されるクロック信号を停止させるた
    めのクロック禁止回路とを含む、コンピュータシステ
    ム。
  11. 【請求項１１】 第２のデータバスをさらに含み、実行
    ユニットは第２のデータバスを介してインターフェース
    ユニットからデータを受信する、請求項１０に記載のシ
    ステム。
  12. 【請求項１２】 実行ユニットはインターフェースユニ
    ットにデータ要求信号を提供し、データ要求信号は実行
    ユニットがデータを必要とすることを示す、請求項１０
    に記載のシステム。
  13. 【請求項１３】 インターフェースユニットは実行ユニ
    ットに待ち行列空き信号を提供し、待ち行列空き信号は
    インターフェースユニットが実行ユニットにデータを提
    供できないということを示す、請求項１２に記載のシス
    テム。
  14. 【請求項１４】 クロック禁止回路は、待ち行列空き信
    号とデータ要求信号をも受信し、待ち行列空き信号とデ
    ータ要求信号とに応答して実行ユニットへのクロック信
    号を停止させる、請求項１３に記載のシステム。
  15. 【請求項１５】 データソースは内部キャッシュであ
    る、請求項１０に記載のシステム。
  16. 【請求項１６】 データソースは外部のメモリである、
    請求項１０に記載のシステム。
  17. 【請求項１７】 バスユニットと実行ユニットとを含む
    タイプのプロセッサを動作させる方法であって、 前記バスユニットから前記実行ユニットへデータを提供
    するステップと、 クロック信号に応答して前記実行ユニット内でデータに
    演算を行なうステップと、 クロック制御装置回路を提供するステップと、 バスユニットが前記実行ユニットにデータを提供できな
    い場合に前記クロック制御装置回路にデータ使用不可信
    号を送信するステップと、 前記実行ユニットにデータがなくなったときに前記クロ
    ック制御装置回路へデータ要求信号を送信するステップ
    と、 前記データ使用不可信号と前記データ要求信号とに応答
    して、クロック信号が実行ユニットによって受信されな
    いように前記クロック制御装置回路中のクロック信号を
    アイドル状態にするステップとを含む、方法。
  18. 【請求項１８】 バスユニットがデータ使用可能信号を
    送信するときにクロック制御装置回路内のクロック信号
    を出力するステップをさらに含む、請求項１７に記載の
    方法。
  19. 【請求項１９】 データ使用可能信号はデータ使用不可
    信号の反転である、請求項１８に記載の方法。
  20. 【請求項２０】 アイドル状態にするステップは、クロ
    ック信号を論理ハイにゲートするステップをさらに含
    む、請求項１７に記載の方法。
  21. 【請求項２１】 第１の制御信号と第２の制御信号とを
    受信するように結合される第１の論理ゲートを含み、第
    １の論理ゲートは出力を有し、さらに第１の論理ゲート
    の出力に結合される第１の入力とクロック信号に結合さ
    れるクロック入力とを有するレジスタを含み、レジスタ
    はレジスタ出力を有し、さらにクロック信号とレジスタ
    出力とを受信するように結合される第２の論理ゲートを
    含む、クロック制御装置回路。
  22. 【請求項２２】 第１の論理ゲートはＡＮＤゲートであ
    る、請求項２１に記載の回路。
  23. 【請求項２３】 第２の論理ゲートはＯＲゲートであ
    る、請求項２１に記載の回路。
  24. 【請求項２４】 レジスタはフリップフロップであり、
    第１の論理ゲートはＡＮＤゲートである、請求項２３に
    記載の回路。
JP15238693A 1992-07-14 1993-06-23 バスユニットと実行ユニットとを含むタイプのプロセッサを動作させる方法、中央処理装置、コンピュータシステム、およびクロック制御装置回路 Expired - Lifetime JP3454866B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/913,289 US5452434A (en) 1992-07-14 1992-07-14 Clock control for power savings in high performance central processing units
US913289 1992-07-14

Publications (2)

Publication Number Publication Date
JPH0667768A true JPH0667768A (ja) 1994-03-11
JP3454866B2 JP3454866B2 (ja) 2003-10-06

Family

ID=25433135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15238693A Expired - Lifetime JP3454866B2 (ja) 1992-07-14 1993-06-23 バスユニットと実行ユニットとを含むタイプのプロセッサを動作させる方法、中央処理装置、コンピュータシステム、およびクロック制御装置回路

Country Status (4)

Country Link
US (1) US5452434A (ja)
EP (1) EP0579369B1 (ja)
JP (1) JP3454866B2 (ja)
DE (1) DE69329364T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147161A (ja) * 1994-11-21 1996-06-07 Nec Corp データ処理装置

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5603036A (en) * 1993-02-19 1997-02-11 Intel Corporation Power management system for components used in battery powered applications
US5596696A (en) * 1993-05-10 1997-01-21 Object Technology Licensing Corp. Method and apparatus for synchronizing graphical presentations
US5420808A (en) * 1993-05-13 1995-05-30 International Business Machines Corporation Circuitry and method for reducing power consumption within an electronic circuit
US5600839A (en) * 1993-10-01 1997-02-04 Advanced Micro Devices, Inc. System and method for controlling assertion of a peripheral bus clock signal through a slave device
US5615376A (en) * 1994-08-03 1997-03-25 Neomagic Corp. Clock management for power reduction in a video display sub-system
US5666537A (en) * 1994-08-12 1997-09-09 Intel Corporation Power down scheme for idle processor components
AU3313795A (en) * 1994-10-14 1996-04-26 Compaq Computer Corporation Circuit for placing a cache memory into low power mode in response to special bus cycles
US5675808A (en) * 1994-11-02 1997-10-07 Advanced Micro Devices, Inc. Power control of circuit modules within an integrated circuit
US6272465B1 (en) 1994-11-02 2001-08-07 Legerity, Inc. Monolithic PC audio circuit
US5771373A (en) * 1994-12-22 1998-06-23 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
US5729720A (en) * 1994-12-22 1998-03-17 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
US5754436A (en) * 1994-12-22 1998-05-19 Texas Instruments Incorporated Adaptive power management processes, circuits and systems
US5754837A (en) * 1994-12-22 1998-05-19 Texas Instruments Incorporated Clock control circuits, systems and methods
JPH08202469A (ja) * 1995-01-30 1996-08-09 Fujitsu Ltd ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット
JP2886491B2 (ja) * 1995-10-26 1999-04-26 インターナショナル・ビジネス・マシーンズ・コーポレイション 情報処理システム
US5598556A (en) * 1995-12-07 1997-01-28 Advanced Micro Devices, Inc. Conditional wait state generator circuit
US5652895A (en) * 1995-12-26 1997-07-29 Intel Corporation Computer system having a power conservation mode and utilizing a bus arbiter device which is operable to control the power conservation mode
US5793193A (en) * 1996-02-15 1998-08-11 Harris Corporation DC-to-DC converter having enhanced control features and associated methods
US5821740A (en) * 1996-02-15 1998-10-13 Harris Corporation DC-to-DC converter having fast over-current detection and associated methods
US5808883A (en) * 1996-02-15 1998-09-15 Harris Corporation DC-to-DC converter having charge pump and associated methods
US5815725A (en) * 1996-04-03 1998-09-29 Sun Microsystems, Inc. Apparatus and method for reducing power consumption in microprocessors through selective gating of clock signals
US5754069A (en) * 1996-05-10 1998-05-19 Intel Corporation Mechanism for automatically enabling and disabling clock signals
US5926640A (en) * 1996-11-01 1999-07-20 Digital Equipment Corporation Skipping clock interrupts during system inactivity to reduce power consumption
US5951689A (en) * 1996-12-31 1999-09-14 Vlsi Technology, Inc. Microprocessor power control system
JPH10240371A (ja) * 1997-02-27 1998-09-11 Mitsubishi Electric Corp ディジタル信号処理プロセッサのクロック速度制御装置
US5848014A (en) * 1997-06-12 1998-12-08 Cypress Semiconductor Corp. Semiconductor device such as a static random access memory (SRAM) having a low power mode using a clock disable circuit
CN1157641C (zh) * 1997-09-03 2004-07-14 松下电器产业株式会社 处理器
US6301671B1 (en) * 1998-03-23 2001-10-09 International Business Machines Corporation Apparatus and method for power reduction control in a video encoder device
US6202164B1 (en) 1998-07-02 2001-03-13 Advanced Micro Devices, Inc. Data rate synchronization by frame rate adjustment
US6279058B1 (en) * 1998-07-02 2001-08-21 Advanced Micro Devices, Inc. Master isochronous clock structure having a clock controller coupling to a CPU and two data buses
US20020040377A1 (en) * 1998-09-25 2002-04-04 Newman Edward G. Computer with audio interrupt system
US6088806A (en) * 1998-10-20 2000-07-11 Seiko Epson Corporation Apparatus and method with improved power-down mode
MY122426A (en) * 1998-10-29 2006-04-29 Matsushita Electric Ind Co Ltd Memory controller for controlling an integrated memory undergoing logical state transitions
US6160422A (en) * 1999-05-03 2000-12-12 Silicon Integrated Systems Corp. Power saving clock buffer
JP2000347761A (ja) * 1999-06-02 2000-12-15 Alps Electric Co Ltd 制御回路
JP3616556B2 (ja) * 1999-06-29 2005-02-02 株式会社東芝 拡張命令を処理する並列プロセッサ
US6166991A (en) * 1999-11-03 2000-12-26 Cypress Semiconductor Corp. Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit
US7100061B2 (en) 2000-01-18 2006-08-29 Transmeta Corporation Adaptive power control
US20030165277A1 (en) * 2000-05-30 2003-09-04 Masahiro Ohashi Data processing system,and data processing method
US7424636B1 (en) * 2000-08-10 2008-09-09 Alcatel Lucent Method and apparatus for controlling a clock signal of a line card circuit
US6782486B1 (en) * 2000-08-11 2004-08-24 Advanced Micro Devices, Inc. Apparatus for stopping and starting a clock in a clock forwarded I/O system depending on the presence of valid data in a receive buffer
US20020166075A1 (en) * 2001-05-04 2002-11-07 Sanjay Agarwal Low power interface between a control processor and a digital signal processing coprocessor
US6834353B2 (en) 2001-10-22 2004-12-21 International Business Machines Corporation Method and apparatus for reducing power consumption of a processing integrated circuit
US7187741B2 (en) * 2001-10-31 2007-03-06 Nxp B.V. Clock domain crossing FIFO
JP3980901B2 (ja) * 2002-02-12 2007-09-26 沖電気工業株式会社 デジタル信号処理装置
US7076681B2 (en) * 2002-07-02 2006-07-11 International Business Machines Corporation Processor with demand-driven clock throttling power reduction
US7062635B2 (en) 2002-08-20 2006-06-13 Texas Instruments Incorporated Processor system and method providing data to selected sub-units in a processor functional unit
US7471333B2 (en) * 2004-03-25 2008-12-30 International Business Machines Corporation Image sensing device interface unit
KR100661174B1 (ko) * 2005-09-23 2006-12-26 삼성전자주식회사 절전을 위한 클럭의 자동 온/오프가 가능한 모듈장치 및 그클럭 자동 온/오프방법
EP1819148A1 (en) * 2006-02-08 2007-08-15 STMicroelectronics (Research & Development) Limited A method and apparatus for reducing power consumption levels of a video processing device and system
CN101498963B (zh) * 2009-03-02 2013-02-13 北京红旗胜利科技发展有限责任公司 一种降低cpu功耗的方法和一种cpu、一种数字芯片
CN101581963B (zh) * 2009-06-19 2013-03-13 北京红旗胜利科技发展有限责任公司 一种降低cpu功耗的方法和一种cpu
CN101581962B (zh) * 2009-06-19 2012-11-14 北京红旗胜利科技发展有限责任公司 一种降低cpu功耗的方法和一种cpu
JP2011081564A (ja) * 2009-10-06 2011-04-21 Fujitsu Ltd 制御装置、記憶装置、演算処理装置および制御方法
US20130117593A1 (en) * 2011-11-07 2013-05-09 Qualcomm Incorporated Low Latency Clock Gating Scheme for Power Reduction in Bus Interconnects
US8909961B2 (en) 2011-11-29 2014-12-09 Ati Technologies Ulc Method and apparatus for adjusting power consumption level of an integrated circuit
WO2016183539A1 (en) 2015-05-14 2016-11-17 Walleye Software, LLC Data partitioning and ordering
US10241965B1 (en) 2017-08-24 2019-03-26 Deephaven Data Labs Llc Computer data distribution architecture connecting an update propagation graph through multiple remote query processors

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758945A (en) * 1979-08-09 1988-07-19 Motorola, Inc. Method for reducing power consumed by a static microprocessor
US4694393A (en) * 1983-06-14 1987-09-15 Sharp Kabushiki Kaisha Peripheral unit for a microprocessor system
US4851987A (en) * 1986-01-17 1989-07-25 International Business Machines Corporation System for reducing processor power consumption by stopping processor clock supply if a desired event does not occur
US4907150A (en) * 1986-01-17 1990-03-06 International Business Machines Corporation Apparatus and method for suspending and resuming software applications on a computer
US5086387A (en) * 1986-01-17 1992-02-04 International Business Machines Corporation Multi-frequency clock generation with low state coincidence upon latching
US4758559A (en) * 1986-01-21 1988-07-19 Ciba-Geigy Corporation Pyrrolo[1,2-a] [4,1]benzoxazepine derivatives useful as calmodulin and histamine inhibitors
JPS63163912A (ja) * 1986-12-26 1988-07-07 Toshiba Corp マイクロコンピユ−タシステム
US5025387A (en) * 1988-09-06 1991-06-18 Motorola, Inc. Power saving arrangement for a clocked digital circuit
US4980836A (en) * 1988-10-14 1990-12-25 Compaq Computer Corporation Apparatus for reducing computer system power consumption
US5167024A (en) * 1989-09-08 1992-11-24 Apple Computer, Inc. Power management for a laptop computer with slow and sleep modes
JPH03123919A (ja) * 1989-10-06 1991-05-27 Toshiba Corp コンピュータシステム
US5247655A (en) * 1989-11-07 1993-09-21 Chips And Technologies, Inc. Sleep mode refresh apparatus
US5276824A (en) * 1990-01-08 1994-01-04 Motorola, Inc. Data processor having a multi-stage instruction pipe and selection logic responsive to an instruction decoder for selecting one stage of the instruction pipe
US5175853A (en) * 1990-10-09 1992-12-29 Intel Corporation Transparent system interrupt
US5203003A (en) * 1991-03-28 1993-04-13 Echelon Corporation Computer architecture for conserving power by using shared resources and method for suspending processor execution in pipeline
GB2264794B (en) * 1992-03-06 1995-09-20 Intel Corp Method and apparatus for automatic power management in a high integration floppy disk controller
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147161A (ja) * 1994-11-21 1996-06-07 Nec Corp データ処理装置

Also Published As

Publication number Publication date
DE69329364T2 (de) 2001-04-26
JP3454866B2 (ja) 2003-10-06
US5452434A (en) 1995-09-19
DE69329364D1 (de) 2000-10-12
EP0579369A1 (en) 1994-01-19
EP0579369B1 (en) 2000-09-06

Similar Documents

Publication Publication Date Title
JP3454866B2 (ja) バスユニットと実行ユニットとを含むタイプのプロセッサを動作させる方法、中央処理装置、コンピュータシステム、およびクロック制御装置回路
US5590341A (en) Method and apparatus for reducing power consumption in a computer system using ready delay
US5586332A (en) Power management for low power processors through the use of auto clock-throttling
US5630143A (en) Microprocessor with externally controllable power management
US5634131A (en) Method and apparatus for independently stopping and restarting functional units
US6694443B1 (en) System for controlling power of a microprocessor by asserting and de-asserting a control signal in response to condition associated with the microprocessor entering and exiting low power state respectively
US5632037A (en) Microprocessor having power management circuitry with coprocessor support
JP2003515221A (ja) 低電力システムにおけるバス裁定
JP4382108B2 (ja) ソフトウェア制御のパワー管理機能を備えたコンピュータ・システム
JP4689087B2 (ja) 情報処理装置及び省電力移行制御方法
JP4202754B2 (ja) バス結合された回路ブロックのための電力管理の方法及び構成
US5442775A (en) Two clock microprocessor design with stall
EP0473278B1 (en) Logic apparatus for use with a computing device
US6016551A (en) Method and apparatus for masking and unmasking a clock signal in an integrated circuit
JPH0883133A (ja) コンピュータシステム及びそのクロック制御方法
KR0150752B1 (ko) 시스템의 전력소모를 줄이기 위한 전력 운영 방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030617

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080725

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080725

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090725

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090725

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100725

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130725

Year of fee payment: 10

EXPY Cancellation because of completion of term