JPH0883133A - コンピュータシステム及びそのクロック制御方法 - Google Patents
コンピュータシステム及びそのクロック制御方法Info
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- JPH0883133A JPH0883133A JP6217247A JP21724794A JPH0883133A JP H0883133 A JPH0883133 A JP H0883133A JP 6217247 A JP6217247 A JP 6217247A JP 21724794 A JP21724794 A JP 21724794A JP H0883133 A JPH0883133 A JP H0883133A
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Abstract
(57)【要約】
【目的】ＤＭＡ動作モード時やＩ／Ｏアクセスモード時
などにおいて、ＣＰＵが非動作状態の場合にはＣＰＵの
動作に伴う消費電力を低減し、システム全体の低消費電
力化を図ることにある。 【構成】例えば内部電池により動作する小型の情報機器
であるコンピュータシステムにおいて、ＤＭＡコントロ
ーラ２によるＤＭＡ動作モード、Ｉ／Ｏコントローラ３
によるＩ／ＯアクセスモードまたはＣＰＵ１のホールト
状態のいずれかにおいて、ＣＰＵ１が非動作状態の期間
に動作クロックＣＰの供給停止または周波数の低下を実
行するクロック制御回路を有するシステムである。
などにおいて、ＣＰＵが非動作状態の場合にはＣＰＵの
動作に伴う消費電力を低減し、システム全体の低消費電
力化を図ることにある。 【構成】例えば内部電池により動作する小型の情報機器
であるコンピュータシステムにおいて、ＤＭＡコントロ
ーラ２によるＤＭＡ動作モード、Ｉ／Ｏコントローラ３
によるＩ／ＯアクセスモードまたはＣＰＵ１のホールト
状態のいずれかにおいて、ＣＰＵ１が非動作状態の期間
に動作クロックＣＰの供給停止または周波数の低下を実
行するクロック制御回路を有するシステムである。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵの非動作時に、
ＣＰＵの動作クロックの供給を停止するクロック制御手
段を有するコンピュータシステムに関する。
ＣＰＵの動作クロックの供給を停止するクロック制御手
段を有するコンピュータシステムに関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等のコン
ピュータシステムの消費電力を軽減させるために、各種
の方式が提案されている。特に、内部電池（充電型電
池）により動作する携帯型の情報機器では、電源の低消
費電力化は製品の性能を左右する重要な要素の一つであ
る。携帯型の情報機器とは、小型のパーソナルコンピュ
ータ、ワードプロセッサまたは通信機能等を備えたパー
ソナル情報機器などである。
ピュータシステムの消費電力を軽減させるために、各種
の方式が提案されている。特に、内部電池（充電型電
池）により動作する携帯型の情報機器では、電源の低消
費電力化は製品の性能を左右する重要な要素の一つであ
る。携帯型の情報機器とは、小型のパーソナルコンピュ
ータ、ワードプロセッサまたは通信機能等を備えたパー
ソナル情報機器などである。
【０００３】コンピュータシステムでは、中央処理ユニ
ットであるマイクロプロセッサ（ＣＰＵ）の動作に伴う
消費電力が、システム全体の中で大きな比重を占めてい
る。ＣＰＵは動作クロックの周波数に従った速度で動作
する。したがって、ＣＰＵに対する動作クロックの供給
を停止するか、その周波数を低下させることにより、Ｃ
ＰＵの消費電力を大幅に低減させることが可能である。
ットであるマイクロプロセッサ（ＣＰＵ）の動作に伴う
消費電力が、システム全体の中で大きな比重を占めてい
る。ＣＰＵは動作クロックの周波数に従った速度で動作
する。したがって、ＣＰＵに対する動作クロックの供給
を停止するか、その周波数を低下させることにより、Ｃ
ＰＵの消費電力を大幅に低減させることが可能である。
【０００４】従来では、例えばキーボード等の入力装置
が所定時間に操作しない場合に、ＣＰＵがクロック停止
命令を出力して、動作クロックの供給停止または周波数
の低下を実行する低消費電力化の方式がある。この方式
では、ＣＰＵが直接関与する方式であるため、予めプロ
グラムにより動作クロックを制御するためのモードが用
意されている必要がある。
が所定時間に操作しない場合に、ＣＰＵがクロック停止
命令を出力して、動作クロックの供給停止または周波数
の低下を実行する低消費電力化の方式がある。この方式
では、ＣＰＵが直接関与する方式であるため、予めプロ
グラムにより動作クロックを制御するためのモードが用
意されている必要がある。
【０００５】ところで、システムの動作モードの中に
は、ＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓ
ｓ）動作モードやＣＰＵにより入出力（Ｉ／Ｏ）ユニッ
トに対するＩ／Ｏアクセスモード等がある。このような
モード時には、ＣＰＵは、ＤＭＡコントローラによりバ
ス使用権を解放している状態やＩ／Ｏアクセス時の待機
状態（ＷＡＩＴ状態）になっている。したがって、ＣＰ
Ｕはいわば非動作状態であるから、通常の周波数による
動作クロックの供給を必要としていない。しかしなが
ら、従来では通常動作の場合と同様に、ＣＰＵに対して
動作クロックが供給されていた。
は、ＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓ
ｓ）動作モードやＣＰＵにより入出力（Ｉ／Ｏ）ユニッ
トに対するＩ／Ｏアクセスモード等がある。このような
モード時には、ＣＰＵは、ＤＭＡコントローラによりバ
ス使用権を解放している状態やＩ／Ｏアクセス時の待機
状態（ＷＡＩＴ状態）になっている。したがって、ＣＰ
Ｕはいわば非動作状態であるから、通常の周波数による
動作クロックの供給を必要としていない。しかしなが
ら、従来では通常動作の場合と同様に、ＣＰＵに対して
動作クロックが供給されていた。
【０００６】
【発明が解決しようとする課題】従来では、システムの
動作モードの中で、ＤＭＡ動作モード時やＩ／Ｏアクセ
スモード時に、ＣＰＵが非動作状態になる場合でも、通
常動作の場合と同様にＣＰＵに対して動作クロックが供
給されていた。このような場合でも、動作クロックの供
給停止または周波数の低下を実行すれば、低消費電力化
には極めて有効である。しかし、ＣＰＵがクロック停止
命令を出力するような従来の方式ではプログラムの設計
が複雑となる欠点がある。
動作モードの中で、ＤＭＡ動作モード時やＩ／Ｏアクセ
スモード時に、ＣＰＵが非動作状態になる場合でも、通
常動作の場合と同様にＣＰＵに対して動作クロックが供
給されていた。このような場合でも、動作クロックの供
給停止または周波数の低下を実行すれば、低消費電力化
には極めて有効である。しかし、ＣＰＵがクロック停止
命令を出力するような従来の方式ではプログラムの設計
が複雑となる欠点がある。
【０００７】本発明の目的は、ＤＭＡ動作モード時やＩ
／Ｏアクセスモード時などにおいて、ＣＰＵが非動作状
態の場合にはＣＰＵの動作に伴う消費電力を低減し、シ
ステム全体の低消費電力化を図ることにある。
／Ｏアクセスモード時などにおいて、ＣＰＵが非動作状
態の場合にはＣＰＵの動作に伴う消費電力を低減し、シ
ステム全体の低消費電力化を図ることにある。
【０００８】
【課題を解決するための手段】本発明は、例えば内部電
池により動作する小型の情報機器であるコンピュータシ
ステムにおいて、ＤＭＡ動作モード、Ｉ／Ｏアクセスモ
ードまたはＣＰＵのホールト状態のいずれかにおいて、
ＣＰＵが非動作状態の期間にＣＰＵの動作クロックの供
給停止または周波数の低下を実行するクロック制御手段
を有するシステムである。
池により動作する小型の情報機器であるコンピュータシ
ステムにおいて、ＤＭＡ動作モード、Ｉ／Ｏアクセスモ
ードまたはＣＰＵのホールト状態のいずれかにおいて、
ＣＰＵが非動作状態の期間にＣＰＵの動作クロックの供
給停止または周波数の低下を実行するクロック制御手段
を有するシステムである。
【０００９】
【作用】本発明では、クロック制御手段はＣＰＵの動作
時には動作用クロックパルスを供給し、ＤＭＡ動作モー
ドの実行中、Ｉ／Ｏアクセスモード時の待機状態の期
間、またはホールト状態時に動作用クロックパルスの供
給停止または周波数を低下させるように制御する。
時には動作用クロックパルスを供給し、ＤＭＡ動作モー
ドの実行中、Ｉ／Ｏアクセスモード時の待機状態の期
間、またはホールト状態時に動作用クロックパルスの供
給停止または周波数を低下させるように制御する。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は同実施例に係わるシステムの要部を示すブロ
ック図、図２は同実施例の動作を説明するためのタイミ
ングチャート、図３は同実施例の動作を説明するための
フローチャートである。 （システムの構成）本システムは、図１に示すように、
中央処理ユニットを構成するマイクロプロセッサ（ＣＰ
Ｕ）１、ＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃ
ｅｓｓ）制御を実行するＤＭＡコントローラ２、入出力
（Ｉ／Ｏ）ユニット４のアクセス制御を行なうＩ／Ｏコ
ントローラ３、クロック発生回路７およびクロック制御
回路６を備えている。
る。図１は同実施例に係わるシステムの要部を示すブロ
ック図、図２は同実施例の動作を説明するためのタイミ
ングチャート、図３は同実施例の動作を説明するための
フローチャートである。 （システムの構成）本システムは、図１に示すように、
中央処理ユニットを構成するマイクロプロセッサ（ＣＰ
Ｕ）１、ＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃ
ｅｓｓ）制御を実行するＤＭＡコントローラ２、入出力
（Ｉ／Ｏ）ユニット４のアクセス制御を行なうＩ／Ｏコ
ントローラ３、クロック発生回路７およびクロック制御
回路６を備えている。
【００１１】ＣＰＵ１は、予め設定されるプログラムに
従って、各種のデータ処理とシステムの全体的制御を行
なう。ＣＰＵ１は、クロック制御回路６から供給される
動作クロックＣＰの周波数に応じた速度で動作する。ク
ロック制御回路６は本発明の要旨となる構成要素であ
り、クロック発生回路７により生成された基本クロック
ＢＣを動作クロックＣＰとしてＣＰＵ１に供給し、かつ
後述するクロック停止信号ＣＬＳに応じて動作クロック
ＣＰの供給停止を行なう。クロック発生回路７は、所定
の周波数からなるクロックパルスである基本クロックを
生成する発振器を有する。
従って、各種のデータ処理とシステムの全体的制御を行
なう。ＣＰＵ１は、クロック制御回路６から供給される
動作クロックＣＰの周波数に応じた速度で動作する。ク
ロック制御回路６は本発明の要旨となる構成要素であ
り、クロック発生回路７により生成された基本クロック
ＢＣを動作クロックＣＰとしてＣＰＵ１に供給し、かつ
後述するクロック停止信号ＣＬＳに応じて動作クロック
ＣＰの供給停止を行なう。クロック発生回路７は、所定
の周波数からなるクロックパルスである基本クロックを
生成する発振器を有する。
【００１２】ＤＭＡコントローラ２は、ＣＰＵを介在す
ることなく、システムのメモリ（図示せず）をアクセス
するダイレクト・メモリ・アクセス（ＤＭＡ動作）を制
御する。ＤＭＡコントローラ２は、通常ではＩ／Ｏユニ
ットからのＤＭＡ要求に応じてＩ／Ｏユニットとメモリ
間の高速データ転送を実行する。同実施例では、ＤＭＡ
コントローラ２は、ＤＭＡ動作モードにおいて、ＣＰＵ
１からホールド肯定応答（ＨＯＬＤＡ）を受信してから
ホールド（ＨＯＬＤ）を解除するまでの期間、動作クロ
ックＣＰの供給停止を指示するクロック停止信号ＣＬＳ
をクロック制御回路６に出力する。
ることなく、システムのメモリ（図示せず）をアクセス
するダイレクト・メモリ・アクセス（ＤＭＡ動作）を制
御する。ＤＭＡコントローラ２は、通常ではＩ／Ｏユニ
ットからのＤＭＡ要求に応じてＩ／Ｏユニットとメモリ
間の高速データ転送を実行する。同実施例では、ＤＭＡ
コントローラ２は、ＤＭＡ動作モードにおいて、ＣＰＵ
１からホールド肯定応答（ＨＯＬＤＡ）を受信してから
ホールド（ＨＯＬＤ）を解除するまでの期間、動作クロ
ックＣＰの供給停止を指示するクロック停止信号ＣＬＳ
をクロック制御回路６に出力する。
【００１３】Ｉ／Ｏコントローラ３は、ＣＰＵ１からの
Ｉ／Ｏアクセス要求（ＩＯＲＱ）に応じて、Ｉ／Ｏユニ
ット４のアクセス制御を実行する。Ｉ／Ｏコントローラ
３は、Ｉ／Ｏユニット４から応答があるまで、ＣＰＵ１
に待機状態を指示するＷＡＩＴ信号を出力する。ここ
で、Ｉ／Ｏユニット４は、例えば光磁気ディスク装置の
ように比較的応答時間の長い低速の外部装置を想定す
る。同実施例では、Ｉ／Ｏコントローラ３は、ＷＡＩＴ
信号の出力期間に同期して、クロック停止信号ＣＬＳを
クロック制御回路６に出力する。
Ｉ／Ｏアクセス要求（ＩＯＲＱ）に応じて、Ｉ／Ｏユニ
ット４のアクセス制御を実行する。Ｉ／Ｏコントローラ
３は、Ｉ／Ｏユニット４から応答があるまで、ＣＰＵ１
に待機状態を指示するＷＡＩＴ信号を出力する。ここ
で、Ｉ／Ｏユニット４は、例えば光磁気ディスク装置の
ように比較的応答時間の長い低速の外部装置を想定す
る。同実施例では、Ｉ／Ｏコントローラ３は、ＷＡＩＴ
信号の出力期間に同期して、クロック停止信号ＣＬＳを
クロック制御回路６に出力する。
【００１４】さらに、同実施例のシステムは、ＣＰＵ１
がプログラムの実行を停止するホールト命令（ＨＡＬ
Ｔ）を出力すると、そのホールト状態を検出するホール
ト検出回路５を有する。ホールト検出回路５は、ホール
ト命令（ＨＡＬＴ）を解読するデコーダを有し、ホール
ト命令（ＨＡＬＴ）の開始からホールト状態の解除まで
の期間に同期して、クロック停止信号ＣＬＳをクロック
制御回路６に出力する。
がプログラムの実行を停止するホールト命令（ＨＡＬ
Ｔ）を出力すると、そのホールト状態を検出するホール
ト検出回路５を有する。ホールト検出回路５は、ホール
ト命令（ＨＡＬＴ）を解読するデコーダを有し、ホール
ト命令（ＨＡＬＴ）の開始からホールト状態の解除まで
の期間に同期して、クロック停止信号ＣＬＳをクロック
制御回路６に出力する。
【００１５】次に、同実施例の動作を図２と図３を参照
して説明する。 （基本的動作）同実施例のシステムは、例えば内部電池
により動作する携帯型の情報機器であり、図１に示すＣ
ＰＵ１を主要素とする各要素のそれぞれが内部電池の電
力により動作する。ＣＰＵ１は、クロック制御回路６か
ら供給される動作クロックＣＰにより動作し、各種デー
タ処理や制御動作を実行する。
して説明する。 （基本的動作）同実施例のシステムは、例えば内部電池
により動作する携帯型の情報機器であり、図１に示すＣ
ＰＵ１を主要素とする各要素のそれぞれが内部電池の電
力により動作する。ＣＰＵ１は、クロック制御回路６か
ら供給される動作クロックＣＰにより動作し、各種デー
タ処理や制御動作を実行する。
【００１６】ここで、図３に示すように、クロック制御
回路６は、システムの動作モードの中でＤＭＡ動作モー
ド、Ｉ／ＯアクセスモードまたはＣＰＵ１のホールト状
態以外のＣＰＵ１の動作時には、動作クロックＣＰを継
続的に供給している（ステップＳ１〜Ｓ３のＮＯ，ステ
ップＳ４）。 （ＤＭＡ動作モード）ＤＭＡコントローラ２は、ＤＭＡ
動作条件が発生すると、ＣＰＵ１に対してホールド要求
信号（ＨＯＬＤ）を出力する。ＤＭＡ動作条件とは、通
常ではメモリとのデータ転送を要求するＩ／Ｏユニット
からＤＭＡ要求が出力された場合である。ＤＭＡコント
ローラ２はシステムバスをＣＰＵ１から解放して、その
使用権を得るために、ＣＰＵ１に対してホールド要求信
号（ＨＯＬＤ）を出力する。
回路６は、システムの動作モードの中でＤＭＡ動作モー
ド、Ｉ／ＯアクセスモードまたはＣＰＵ１のホールト状
態以外のＣＰＵ１の動作時には、動作クロックＣＰを継
続的に供給している（ステップＳ１〜Ｓ３のＮＯ，ステ
ップＳ４）。 （ＤＭＡ動作モード）ＤＭＡコントローラ２は、ＤＭＡ
動作条件が発生すると、ＣＰＵ１に対してホールド要求
信号（ＨＯＬＤ）を出力する。ＤＭＡ動作条件とは、通
常ではメモリとのデータ転送を要求するＩ／Ｏユニット
からＤＭＡ要求が出力された場合である。ＤＭＡコント
ローラ２はシステムバスをＣＰＵ１から解放して、その
使用権を得るために、ＣＰＵ１に対してホールド要求信
号（ＨＯＬＤ）を出力する。
【００１７】ＣＰＵ１は、図２（Ａ）に示すように、ホ
ールド要求信号（ＨＯＬＤ）の受信に応じて、ＨＯＬＤ
状態に移行することに肯定応答するためのホールド肯定
応答（ＨＯＬＤＡ）を出力する。ＤＭＡコントローラ２
は、ホールド肯定応答（ＨＯＬＤＡ）の有効期間、シス
テムバスの使用権を得て、ＤＭＡ動作を実行する（ステ
ップＳ１のＹＥＳ）。
ールド要求信号（ＨＯＬＤ）の受信に応じて、ＨＯＬＤ
状態に移行することに肯定応答するためのホールド肯定
応答（ＨＯＬＤＡ）を出力する。ＤＭＡコントローラ２
は、ホールド肯定応答（ＨＯＬＤＡ）の有効期間、シス
テムバスの使用権を得て、ＤＭＡ動作を実行する（ステ
ップＳ１のＹＥＳ）。
【００１８】ＤＭＡコントローラ２は、図２（Ａ）に示
すように、ホールド肯定応答（ＨＯＬＤＡ）の受信から
ホールド要求（ＨＯＬＤ）を解除するまでの期間、クロ
ック停止信号ＣＬＳをクロック制御回路６に出力する
（ステップＳ５）。クロック制御回路６は、クロック停
止信号ＣＬＳの入力に応じて、ＣＰＵ１に対する動作ク
ロックＣＰの供給を停止する（ステップＳ６）。
すように、ホールド肯定応答（ＨＯＬＤＡ）の受信から
ホールド要求（ＨＯＬＤ）を解除するまでの期間、クロ
ック停止信号ＣＬＳをクロック制御回路６に出力する
（ステップＳ５）。クロック制御回路６は、クロック停
止信号ＣＬＳの入力に応じて、ＣＰＵ１に対する動作ク
ロックＣＰの供給を停止する（ステップＳ６）。
【００１９】したがって、ＤＭＡコントローラ２により
ＤＭＡ動作モードの実行中では、ＣＰＵ１には動作クロ
ックＣＰの供給が停止状態であるため、ＣＰＵ１の動作
に伴う消費電力を大幅に低減することができる。 （Ｉ／Ｏアクセスモード）ＣＰＵ１は、例えば光磁気デ
ィスク装置等の比較的低速のＩ／Ｏユニット４からデー
タをアクセスする場合に、Ｉ／Ｏコントローラ３にＩ／
Ｏアクセス要求（ＩＯＲＱ）を出力する。Ｉ／Ｏコント
ローラ３は、図２（Ｂ）に示すように、Ｉ／Ｏアクセス
要求（ＩＯＲＱ）を受信してから所定の期間、ＣＰＵ１
に待機状態を指示するＷＡＩＴ信号を出力する（ステッ
プＳ２のＹＥＳ）。この所定の期間（ＷＡＩＴ期間）
は、Ｉ／Ｏユニット４からの応答時間（データ転送）に
基づいて設定される。
ＤＭＡ動作モードの実行中では、ＣＰＵ１には動作クロ
ックＣＰの供給が停止状態であるため、ＣＰＵ１の動作
に伴う消費電力を大幅に低減することができる。 （Ｉ／Ｏアクセスモード）ＣＰＵ１は、例えば光磁気デ
ィスク装置等の比較的低速のＩ／Ｏユニット４からデー
タをアクセスする場合に、Ｉ／Ｏコントローラ３にＩ／
Ｏアクセス要求（ＩＯＲＱ）を出力する。Ｉ／Ｏコント
ローラ３は、図２（Ｂ）に示すように、Ｉ／Ｏアクセス
要求（ＩＯＲＱ）を受信してから所定の期間、ＣＰＵ１
に待機状態を指示するＷＡＩＴ信号を出力する（ステッ
プＳ２のＹＥＳ）。この所定の期間（ＷＡＩＴ期間）
は、Ｉ／Ｏユニット４からの応答時間（データ転送）に
基づいて設定される。
【００２０】ＣＰＵ１は、ＷＡＩＴ期間ではＩ／Ｏユニ
ット４からのデータ転送待ちの状態となる。このとき、
Ｉ／Ｏコントローラ３は、ＷＡＩＴ期間に同期してクロ
ック停止信号ＣＬＳをクロック制御回路６に出力する
（ステップＳ５）。クロック制御回路６は、クロック停
止信号ＣＬＳの入力に応じて、ＣＰＵ１に対する動作ク
ロックＣＰの供給を停止する（ステップＳ６）。
ット４からのデータ転送待ちの状態となる。このとき、
Ｉ／Ｏコントローラ３は、ＷＡＩＴ期間に同期してクロ
ック停止信号ＣＬＳをクロック制御回路６に出力する
（ステップＳ５）。クロック制御回路６は、クロック停
止信号ＣＬＳの入力に応じて、ＣＰＵ１に対する動作ク
ロックＣＰの供給を停止する（ステップＳ６）。
【００２１】したがって、Ｉ／Ｏユニット４に対するア
クセス動作時に、ＣＰＵ１の待機状態の期間では、ＣＰ
Ｕ１には動作クロックＣＰの供給が停止となる。このた
め、ＣＰＵ１の動作に伴う消費電力を大幅に低減するこ
とができる。 （ホールト検出モード）ＣＰＵ１は、プログラムの実行
を停止するときに、図２（Ｃ）に示すように、ホールト
命令（ＨＡＬＴ）を出力する。ホールト検出回路５は、
ホールト命令（ＨＡＬＴ）を検出すると（ステップＳ３
のＹＥＳ）、ＣＰＵ１からホールト状態の解除信号（Ｈ
Ｒ）が発生するまで、クロック停止信号ＣＬＳをクロッ
ク制御回路６に出力する（ステップＳ５）。クロック制
御回路６は、クロック停止信号ＣＬＳの入力に応じて、
ＣＰＵ１に対する動作クロックＣＰの供給を停止する
（ステップＳ６）。
クセス動作時に、ＣＰＵ１の待機状態の期間では、ＣＰ
Ｕ１には動作クロックＣＰの供給が停止となる。このた
め、ＣＰＵ１の動作に伴う消費電力を大幅に低減するこ
とができる。 （ホールト検出モード）ＣＰＵ１は、プログラムの実行
を停止するときに、図２（Ｃ）に示すように、ホールト
命令（ＨＡＬＴ）を出力する。ホールト検出回路５は、
ホールト命令（ＨＡＬＴ）を検出すると（ステップＳ３
のＹＥＳ）、ＣＰＵ１からホールト状態の解除信号（Ｈ
Ｒ）が発生するまで、クロック停止信号ＣＬＳをクロッ
ク制御回路６に出力する（ステップＳ５）。クロック制
御回路６は、クロック停止信号ＣＬＳの入力に応じて、
ＣＰＵ１に対する動作クロックＣＰの供給を停止する
（ステップＳ６）。
【００２２】したがって、ＣＰＵ１のホールト状態時
に、ＣＰＵ１には動作クロックＣＰの供給が停止となる
ため、ＣＰＵ１の動作に伴う消費電力を大幅に低減する
ことができる。
に、ＣＰＵ１には動作クロックＣＰの供給が停止となる
ため、ＣＰＵ１の動作に伴う消費電力を大幅に低減する
ことができる。
【００２３】以上のように、ＤＭＡ動作時、Ｉ／Ｏアク
セスモード時、またはＣＰＵ１のホールト時に、ＣＰＵ
１に対する動作クロックＣＰの供給を停止することがで
きる。即ち、システムの動作中においても、ＣＰＵ１の
非動作状態時に動作クロックＣＰの供給を停止すること
ができる。したがって、ＣＰＵ１の動作性能を低下させ
ることなく、ＣＰＵ１の動作に伴う消費電力を大幅に低
減することが可能となる。また、従来の方式のようにＣ
ＰＵ１がクロック停止命令を出力する必要はないため、
プログラムが複雑化するような問題もない。
セスモード時、またはＣＰＵ１のホールト時に、ＣＰＵ
１に対する動作クロックＣＰの供給を停止することがで
きる。即ち、システムの動作中においても、ＣＰＵ１の
非動作状態時に動作クロックＣＰの供給を停止すること
ができる。したがって、ＣＰＵ１の動作性能を低下させ
ることなく、ＣＰＵ１の動作に伴う消費電力を大幅に低
減することが可能となる。また、従来の方式のようにＣ
ＰＵ１がクロック停止命令を出力する必要はないため、
プログラムが複雑化するような問題もない。
【００２４】なお、前記実施例において、クロック制御
回路６が、ＣＰＵ１の非動作状態時に動作クロックＣＰ
の供給を停止する制御について説明したが、動作クロッ
クＣＰの周波数を通常時より低下させる制御でもよい。
この場合には、当然ながら供給停止と比較して、消費電
力が多少増大することになる。
回路６が、ＣＰＵ１の非動作状態時に動作クロックＣＰ
の供給を停止する制御について説明したが、動作クロッ
クＣＰの周波数を通常時より低下させる制御でもよい。
この場合には、当然ながら供給停止と比較して、消費電
力が多少増大することになる。
【００２５】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡ動作モード時、Ｉ／Ｏアクセスモード時、さらにＣ
ＰＵのホールト状態時において、ＣＰＵが非動作状態と
なる期間だけ、ＣＰＵの動作クロックの供給を停止また
はその周波数を低下させることができる。したがって、
ＣＰＵの動作に伴う消費電力を低減し、結果的にシステ
ム全体の低消費電力化を図ることができる。しかも、Ｃ
ＰＵがクロック停止命令を出力するような機能は不要で
あるため、プログラムが複雑化することはない。特に、
例えば内部電池により動作する小型の情報機器等に適用
すれば、低消費電力化の効果が大きいため有効である。
ＭＡ動作モード時、Ｉ／Ｏアクセスモード時、さらにＣ
ＰＵのホールト状態時において、ＣＰＵが非動作状態と
なる期間だけ、ＣＰＵの動作クロックの供給を停止また
はその周波数を低下させることができる。したがって、
ＣＰＵの動作に伴う消費電力を低減し、結果的にシステ
ム全体の低消費電力化を図ることができる。しかも、Ｃ
ＰＵがクロック停止命令を出力するような機能は不要で
あるため、プログラムが複雑化することはない。特に、
例えば内部電池により動作する小型の情報機器等に適用
すれば、低消費電力化の効果が大きいため有効である。
【図１】本発明の実施例に係わるシステムの要部を示す
ブロック図。
ブロック図。
【図２】同実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図３】同実施例の動作を説明するためのフローチャー
ト。
ト。
１…マイクロプロセッサ（ＣＰＵ）、２…ＤＭＡコント
ローラ、３…Ｉ／Ｏコントローラ、４…Ｉ／Ｏユニッ
ト、５…ホールト検出回路、６…クロック制御回路、７
…クロック発生回路。
ローラ、３…Ｉ／Ｏコントローラ、４…Ｉ／Ｏユニッ
ト、５…ホールト検出回路、６…クロック制御回路、７
…クロック発生回路。
Claims (9)
- 【請求項１】 各種データ処理及びシステムの全体的制
御を行なうプロセッサ手段と、 このプロセッサ手段に動作用クロックパルスを生成する
クロック生成手段と、 メモリに対してダイレクト・メモリ・アクセス制御であ
るＤＭＡ動作モードを実行するＤＭＡコントローラと、 前記プロセッサ手段の動作時には前記動作用クロックパ
ルスを前記プロセッサ手段に供給し、前記ＤＭＡコント
ローラによる前記ＤＭＡ動作モードの実行時に前記プロ
セッサ手段に対して前記動作用クロックパルスの供給を
停止するように制御するクロック制御手段とを具備した
ことを特徴とするコンピュータシステム。 - 【請求項２】 各種データ処理及びシステムの全体的制
御を行なうプロセッサ手段と、 このプロセッサ手段に動作用クロックパルスを生成する
クロック生成手段と、 前記プロセッサ手段からのアクセス要求に応じて入出力
装置をアクセス制御し、前記アクセス要求から所定期間
の待機状態を前記プロセッサ手段に指示する入出力制御
手段と、 前記プロセッサ手段の動作時には前記動作用クロックパ
ルスを前記プロセッサ手段に供給し、前記入出力制御手
段からの指示に応じて前記プロセッサ手段が待機状態と
なる期間では前記プロセッサ手段に対して前記動作用ク
ロックパルスの供給を停止するように制御するクロック
制御手段とを具備したことを特徴とするコンピュータシ
ステム。 - 【請求項３】 各種データ処理及びシステムの全体的制
御を行なうプロセッサ手段と、 このプロセッサ手段に動作用クロックパルスを生成する
クロック生成手段と、 前記プロセッサ手段がプログラムの実行を停止するホー
ルト状態を検出する検出手段と、 前記プロセッサ手段の動作時には前記動作用クロックパ
ルスを前記プロセッサ手段に供給し、前記検出手段によ
り前記ホールト状態が検出されてから前記プロセッサ手
段の前記ホールト状態が解除されるまでの期間では前記
プロセッサ手段に対して前記動作用クロックパルスの供
給を停止するように制御するクロック制御手段とを具備
したことを特徴とするコンピュータシステム。 - 【請求項４】 前記クロック制御手段は、前記ＤＭＡコ
ントローラにより前記ＤＭＡ動作モードの実行時に前記
プロセッサ手段に対して前記動作用クロックパルスの周
波数を低下させて供給するように制御することを特徴と
する請求項１記載のコンピュータシステム。 - 【請求項５】 前記クロック制御手段は、前記入出力制
御手段からの指示に応じて前記プロセッサ手段が待機状
態となる期間では前記プロセッサ手段に対して前記動作
用クロックパルスの周波数を低下させて供給するように
制御することを特徴とする請求項２記載のコンピュータ
システム。 - 【請求項６】 前記クロック制御手段は、前記検出手段
により前記ホールト状態が検出されてから前記プロセッ
サ手段の前記ホールト状態が解除されるまでの期間では
前記プロセッサ手段に対して前記動作用クロックパルス
の周波数を低下させて供給するように制御することを特
徴とする請求項３記載のコンピュータシステム。 - 【請求項７】 各種データ処理及びシステムの全体的制
御を行なうプロセッサ手段、このプロセッサ手段に動作
用クロックパルスを生成するクロック生成手段、および
メモリに対してダイレクト・メモリ・アクセス制御を行
なうＤＭＡコントローラを備えたコンピュータシステム
において、 前記プロセッサ手段の動作時に、前記動作用クロックパ
ルスを前記プロセッサ手段に供給するステップと、 前記ＤＭＡコントローラからのホールド要求に応じて、
前記プロセッサ手段からホールド肯定応答時から前記ホ
ールド要求の解除までの前記ダイレクト・メモリ・アク
セス制御の期間に前記プロセッサ手段に対して前記動作
用クロックパルスの供給を停止するステップとからなる
ことを特徴とするクロック制御方法。 - 【請求項８】 各種データ処理及びシステムの全体的制
御を行なうプロセッサ手段、このプロセッサ手段に動作
用クロックパルスを生成するクロック生成手段、および
前記プロセッサ手段からのアクセス要求に応じて入出力
装置をアクセス制御する入出力制御手段を備えたコンピ
ュータシステムにおいて、 前記プロセッサ手段の動作時に、前記動作用クロックパ
ルスを前記プロセッサ手段に供給するステップと、 前記アクセス要求に応じて前記入出力制御手段から指示
された前記プロセッサ手段の待機状態の期間に、前記プ
ロセッサ手段に対して前記動作用クロックパルスの供給
を停止するステップとからなることを特徴とするクロッ
ク制御方法。 - 【請求項９】 各種データ処理及びシステムの全体的制
御を行なうプロセッサ手段、およびプロセッサ手段に動
作用クロックパルスを生成するクロック生成手段を備え
たコンピュータシステムにおいて、 前記プロセッサ手段の動作時に、前記動作用クロックパ
ルスを前記プロセッサ手段に供給するステップと、 前記プロセッサ手段がプログラムの実行を停止するホー
ルト状態を検出するステップと、 前記ホールト状態が検出されてから前記プロセッサ手段
の前記ホールト状態が解除されるまでの期間に前記プロ
セッサ手段に対して前記動作用クロックパルスの供給を
停止するステップとからなることを特徴とするクロック
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217247A JPH0883133A (ja) | 1994-09-12 | 1994-09-12 | コンピュータシステム及びそのクロック制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217247A JPH0883133A (ja) | 1994-09-12 | 1994-09-12 | コンピュータシステム及びそのクロック制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883133A true JPH0883133A (ja) | 1996-03-26 |
Family
ID=16701160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6217247A Pending JPH0883133A (ja) | 1994-09-12 | 1994-09-12 | コンピュータシステム及びそのクロック制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883133A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112309A (en) * | 1997-04-23 | 2000-08-29 | International Business Machines Corp. | Computer system, device and operation frequency control method |
| US7346723B2 (en) | 2004-05-14 | 2008-03-18 | Samsung Electronics Co., Ltd. | Slave devices and methods for operating the same |
| US7356630B2 (en) | 2005-03-15 | 2008-04-08 | Seiko Epson Corporation | Processor control device for stopping processor operation |
| JP2010204701A (ja) * | 2009-02-27 | 2010-09-16 | Rohm Co Ltd | データ処理装置 |
-
1994
- 1994-09-12 JP JP6217247A patent/JPH0883133A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112309A (en) * | 1997-04-23 | 2000-08-29 | International Business Machines Corp. | Computer system, device and operation frequency control method |
| US7346723B2 (en) | 2004-05-14 | 2008-03-18 | Samsung Electronics Co., Ltd. | Slave devices and methods for operating the same |
| US7356630B2 (en) | 2005-03-15 | 2008-04-08 | Seiko Epson Corporation | Processor control device for stopping processor operation |
| JP2010204701A (ja) * | 2009-02-27 | 2010-09-16 | Rohm Co Ltd | データ処理装置 |
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