JP3082103B2 - プロセッサ - Google Patents
プロセッサInfo
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- JP3082103B2 JP3082103B2 JP03199459A JP19945991A JP3082103B2 JP 3082103 B2 JP3082103 B2 JP 3082103B2 JP 03199459 A JP03199459 A JP 03199459A JP 19945991 A JP19945991 A JP 19945991A JP 3082103 B2 JP3082103 B2 JP 3082103B2
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- JP
- Japan
- Prior art keywords
- processor
- circuit
- circuit unit
- control signal
- instruction
- Prior art date
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Description
【０００１】
【産業上の利用分野】本発明は、プロセッサに係り、特
に、信号が変化しなければ電力を消費することのない例
えばＣＭＯＳのような製造技術を利用するプロセッサに
関する。本発明によるプロセッサは、低消費電力を要求
されるシステム機器、ＯＡ機器、組み込み制御機器、バ
ッテリーのバックアップを必要とする携帯用機器等の広
範囲の分野に利用され得る。
に、信号が変化しなければ電力を消費することのない例
えばＣＭＯＳのような製造技術を利用するプロセッサに
関する。本発明によるプロセッサは、低消費電力を要求
されるシステム機器、ＯＡ機器、組み込み制御機器、バ
ッテリーのバックアップを必要とする携帯用機器等の広
範囲の分野に利用され得る。
【０００２】
【従来の技術】通常のプロセッサにおいては、内部の各
回路部分が一定周期のクロックパルスの入力を感知し、
各々が与えられた機能を果たすように動作することで全
体が或る一連の処理、つまりプログラムを実行するよう
になっている。この場合、各処理のうちクロックパルス
の或る一部のサイクルに注目すると、現在実行しようと
する処理にとってプロセッサ内部のどのユニットが機能
すべきであって（つまり必要である）、どのユニットが
機能すべきでない（つまり不要である）かということに
全く関係なく、全てのユニットが動作する。
回路部分が一定周期のクロックパルスの入力を感知し、
各々が与えられた機能を果たすように動作することで全
体が或る一連の処理、つまりプログラムを実行するよう
になっている。この場合、各処理のうちクロックパルス
の或る一部のサイクルに注目すると、現在実行しようと
する処理にとってプロセッサ内部のどのユニットが機能
すべきであって（つまり必要である）、どのユニットが
機能すべきでない（つまり不要である）かということに
全く関係なく、全てのユニットが動作する。
【０００３】
【発明が解決しようとする課題】上述した従来技術で
は、クロックパルスの或る一部のサイクルに注目する
と、プロセッサを構成する全てのユニットを動作させな
ければならないようなサイクルは当然にして存在するも
のの、別のサイクルにおいては必ずしも全てのユニット
が動作する必要はない場合がある。この場合、当該サイ
クルにおいてプロセッサが実行しようとする処理にとっ
てプロセッサ内部の或る一部のユニットはその動作が全
く無意味となり、それ故、当該ユニットは無駄な電力を
消費していることになる。
は、クロックパルスの或る一部のサイクルに注目する
と、プロセッサを構成する全てのユニットを動作させな
ければならないようなサイクルは当然にして存在するも
のの、別のサイクルにおいては必ずしも全てのユニット
が動作する必要はない場合がある。この場合、当該サイ
クルにおいてプロセッサが実行しようとする処理にとっ
てプロセッサ内部の或る一部のユニットはその動作が全
く無意味となり、それ故、当該ユニットは無駄な電力を
消費していることになる。
【０００４】これについて、図６に示す従来の構成を参
照しながら具体的に説明する。図６は、従来形の一例と
してのプロセッサにおける主要部の構成を後述する図４
の構成と対比させて示したもので、２命令同時実行のス
ーパースケーラで加算命令と乗算命令をフェッチしてき
た場合の構成例を示している。なお、スーパースケーラ
とは、システムクロックの１サイクルで複数の命令をフ
ェッチして複数個の演算ユニットにそれぞれ該当する命
令を割り当てることにより複数命令を同時に処理する方
式を用いたプロセッサを指す。この場合、実際の処理に
おいては、たとえ複数の命令をフェッチしてきても、そ
れらが同一ユニットを使用する命令であったり、或いは
データの依存性があったりすると、そのうち幾つかの命
令処理は、他の命令処理が終了するまで１ないし数サイ
クル分の時間だけ待たされる。
照しながら具体的に説明する。図６は、従来形の一例と
してのプロセッサにおける主要部の構成を後述する図４
の構成と対比させて示したもので、２命令同時実行のス
ーパースケーラで加算命令と乗算命令をフェッチしてき
た場合の構成例を示している。なお、スーパースケーラ
とは、システムクロックの１サイクルで複数の命令をフ
ェッチして複数個の演算ユニットにそれぞれ該当する命
令を割り当てることにより複数命令を同時に処理する方
式を用いたプロセッサを指す。この場合、実際の処理に
おいては、たとえ複数の命令をフェッチしてきても、そ
れらが同一ユニットを使用する命令であったり、或いは
データの依存性があったりすると、そのうち幾つかの命
令処理は、他の命令処理が終了するまで１ないし数サイ
クル分の時間だけ待たされる。
【０００５】図６の構成において、命令デコーダ52が、
命令メモリ62からフェッチした命令FCは加算命令と乗算
命令であって且つ加算の結果を用いて乗算を行わなけれ
ばならないことを認識すると、先ずデータメモリ61の加
算データだけを読み出してきて加算器54で加算を行った
後、その加算結果を一旦データメモリ61に書き込む。そ
の後、この書き込んだデータを含むデータメモリ61内の
乗算データを再度読み出してきて乗算器55で乗算を行
う。しかしながらこの場合、加算を行っているサイクル
においては、乗算器55は命令の処理は何も行っていない
にもかかわらず、回路としては動作しているため、電力
だけ無駄に消費している。
命令メモリ62からフェッチした命令FCは加算命令と乗算
命令であって且つ加算の結果を用いて乗算を行わなけれ
ばならないことを認識すると、先ずデータメモリ61の加
算データだけを読み出してきて加算器54で加算を行った
後、その加算結果を一旦データメモリ61に書き込む。そ
の後、この書き込んだデータを含むデータメモリ61内の
乗算データを再度読み出してきて乗算器55で乗算を行
う。しかしながらこの場合、加算を行っているサイクル
においては、乗算器55は命令の処理は何も行っていない
にもかかわらず、回路としては動作しているため、電力
だけ無駄に消費している。
【０００６】このような問題点に対処するために、いく
つかの方法が提案されている。例えばその一例として、
或る処理に必要でない回路の一部に対してその動作を停
止または遅延させることで消費電力の低減を図るように
した技術が知られている（例えば、特開昭５６−１６１
０４８号公報）。ところがこの技術では、不必要なユニ
ットに対して外部クロック（動作クロック）の供給を停
止させるか、またはクロック周波数を下げるようにして
おり、それまで必要のなかったユニットが必要になり、
クロックの供給が再開される時に発生するノイズに起因
して誤動作が生じるという欠点がある。これは、プロセ
ッサ全体の処理能力の低下につながり、好ましくない。
つかの方法が提案されている。例えばその一例として、
或る処理に必要でない回路の一部に対してその動作を停
止または遅延させることで消費電力の低減を図るように
した技術が知られている（例えば、特開昭５６−１６１
０４８号公報）。ところがこの技術では、不必要なユニ
ットに対して外部クロック（動作クロック）の供給を停
止させるか、またはクロック周波数を下げるようにして
おり、それまで必要のなかったユニットが必要になり、
クロックの供給が再開される時に発生するノイズに起因
して誤動作が生じるという欠点がある。これは、プロセ
ッサ全体の処理能力の低下につながり、好ましくない。
【０００７】また別の一例として、本来プロセッサが処
理する命令に加えて各ユニットへの電源供給の開始また
は中止を指示する命令を追加することで消費電力の低減
を図るようにした技術が知られている（例えば、特開昭
５７−１１９３６５号公報）。ところがこの技術では、
ソフトウエア処理（命令の追加）が煩雑になるという問
題があり、また、そのためのアーキテクチャが変わるの
で従来品との互換性が保てないという不都合もある。
理する命令に加えて各ユニットへの電源供給の開始また
は中止を指示する命令を追加することで消費電力の低減
を図るようにした技術が知られている（例えば、特開昭
５７−１１９３６５号公報）。ところがこの技術では、
ソフトウエア処理（命令の追加）が煩雑になるという問
題があり、また、そのためのアーキテクチャが変わるの
で従来品との互換性が保てないという不都合もある。
【０００８】本発明は、かかる従来技術における課題に
鑑み創作されたもので、本来の処理能力を低下させるこ
となく無駄な電力消費を無くし、ひいては全体の消費電
力の低減化に寄与することができるプロセッサを提供す
ることを目的としている。
鑑み創作されたもので、本来の処理能力を低下させるこ
となく無駄な電力消費を無くし、ひいては全体の消費電
力の低減化に寄与することができるプロセッサを提供す
ることを目的としている。
【０００９】
【課題を解決するための手段】ＬＳＩ製造技術にはＣＭ
ＯＳ、バイポーラ、ガリウム砒素（ＧａＡｓ）、高電子
移動度トランジスタ（ＨＥＭＴ）等様々あるが、このう
ち、例えばＣＭＯＳプロセスを利用したＬＳＩは、信号
の変化が無い場合には、定常的に流れる直流電流を除く
と電力の消費が全く無い。本発明は、この特性を利用し
ている。
ＯＳ、バイポーラ、ガリウム砒素（ＧａＡｓ）、高電子
移動度トランジスタ（ＨＥＭＴ）等様々あるが、このう
ち、例えばＣＭＯＳプロセスを利用したＬＳＩは、信号
の変化が無い場合には、定常的に流れる直流電流を除く
と電力の消費が全く無い。本発明は、この特性を利用し
ている。
【００１０】従って、図１に示されるように本発明の基
本的な形態によれば、動作クロックCKに応答してそれぞ
れ所定の機能を果たす複数の回路ユニットＵ1 〜Ｕn の
協働作用により一連の処理を実行するプロセッサであっ
て、前記複数の回路ユニットのうちで前記プロセッサが
実行しようとする処理にとってその動作が不要であると
判定した時にその対象回路ユニット（Ｕ2,Ｕ3)を特定す
る制御信号CSを出力する制御手段CONTを具備し、該制御
手段は、該制御信号を出力した時に、前記動作クロック
の或る一定サイクル中に当該クロックが入力されたまま
の状態でその対象回路ユニットに対してその動作を一時
的に停止するように或いは動作速度を一時的に落とすよ
うに制御することを特徴とするプロセッサが提供され
る。本発明の好適な一実施形態によれば、クロック信号
に同期してそれぞれ所定の機能を果たす複数の回路ユニ
ットの協働により一連の処理を実行するプロセッサであ
って、実行しようとする処理にとってその動作が不要で
ある回路ユニットを特定する制御信号を出力する制御手
段を具備し、前記動作が不要である回路ユニットに対し
て前記クロック信号を入力したままの状態で、前記制御
信号に応答して該回路ユニット内の論理レベルを固定
し、該回路ユニットの動作を停止させることを特徴とす
るプロセッサが提供される。 また、本発明の好適な他の
実施形態によれば、クロック信号に同期してそれぞれ所
定の機能を果たす複数の回路ユニットの協働により一連
の処理を実行するプロセッサであって、実行しようとす
る処理にとってその動作が不要である回路ユニットを特
定する制御信号を出力する制御手段を具備し、前記動作
が不要である回路ユニットに対して前記クロック信号を
入力したままの状態で、前記制御信号に応答して該回路
ユニットに供給される電源電圧を低減又は遮断し、該回
路ユニットの動作を遅くするか又は停止させることを特
徴とするプロセッサが提供される。
本的な形態によれば、動作クロックCKに応答してそれぞ
れ所定の機能を果たす複数の回路ユニットＵ1 〜Ｕn の
協働作用により一連の処理を実行するプロセッサであっ
て、前記複数の回路ユニットのうちで前記プロセッサが
実行しようとする処理にとってその動作が不要であると
判定した時にその対象回路ユニット（Ｕ2,Ｕ3)を特定す
る制御信号CSを出力する制御手段CONTを具備し、該制御
手段は、該制御信号を出力した時に、前記動作クロック
の或る一定サイクル中に当該クロックが入力されたまま
の状態でその対象回路ユニットに対してその動作を一時
的に停止するように或いは動作速度を一時的に落とすよ
うに制御することを特徴とするプロセッサが提供され
る。本発明の好適な一実施形態によれば、クロック信号
に同期してそれぞれ所定の機能を果たす複数の回路ユニ
ットの協働により一連の処理を実行するプロセッサであ
って、実行しようとする処理にとってその動作が不要で
ある回路ユニットを特定する制御信号を出力する制御手
段を具備し、前記動作が不要である回路ユニットに対し
て前記クロック信号を入力したままの状態で、前記制御
信号に応答して該回路ユニット内の論理レベルを固定
し、該回路ユニットの動作を停止させることを特徴とす
るプロセッサが提供される。 また、本発明の好適な他の
実施形態によれば、クロック信号に同期してそれぞれ所
定の機能を果たす複数の回路ユニットの協働により一連
の処理を実行するプロセッサであって、実行しようとす
る処理にとってその動作が不要である回路ユニットを特
定する制御信号を出力する制御手段を具備し、前記動作
が不要である回路ユニットに対して前記クロック信号を
入力したままの状態で、前記制御信号に応答して該回路
ユニットに供給される電源電圧を低減又は遮断し、該回
路ユニットの動作を遅くするか又は停止させることを特
徴とするプロセッサが提供される。
【００１１】
【作用】上述した構成によれば、制御手段CONTは、動作
クロックの或る一定サイクルにおいて実行しようとする
処理に全く関係の無い対象回路ユニット（図示の例では
Ｕ2,Ｕ3)に対して、その動作（機能）を一時的に停止す
るように制御し、或いは動作速度を一時的に落とすよう
に制御する。従って、その対象回路ユニットがその動作
を停止し或いは動作速度を低下させる分だけその消費電
力が低減し、ひいてはプロセッサ全体の消費電力の低減
化に寄与することができる。また、対象回路ユニットが
その動作を停止した場合には、無駄な動作が無くなるの
で、プロセッサ全体の処理効率が上がる。これによっ
て、プロセッサの本来の処理能力が低下しないという利
点がある。
クロックの或る一定サイクルにおいて実行しようとする
処理に全く関係の無い対象回路ユニット（図示の例では
Ｕ2,Ｕ3)に対して、その動作（機能）を一時的に停止す
るように制御し、或いは動作速度を一時的に落とすよう
に制御する。従って、その対象回路ユニットがその動作
を停止し或いは動作速度を低下させる分だけその消費電
力が低減し、ひいてはプロセッサ全体の消費電力の低減
化に寄与することができる。また、対象回路ユニットが
その動作を停止した場合には、無駄な動作が無くなるの
で、プロセッサ全体の処理効率が上がる。これによっ
て、プロセッサの本来の処理能力が低下しないという利
点がある。
【００１２】また、内部回路そのものに対して制御を行
い、動作クロックに対しては何らの制御も行うものでは
ないので、プロセッサが実行しようとする処理にそれま
で必要のなかった回路ユニットが必要となった時、それ
まで止まっていたクロックが供給開始される時のノイズ
に起因する当該回路ユニットの誤動作の可能性を排除す
ることができる。これは、プロセッサ全体の処理能力の
向上に寄与するものである。
い、動作クロックに対しては何らの制御も行うものでは
ないので、プロセッサが実行しようとする処理にそれま
で必要のなかった回路ユニットが必要となった時、それ
まで止まっていたクロックが供給開始される時のノイズ
に起因する当該回路ユニットの誤動作の可能性を排除す
ることができる。これは、プロセッサ全体の処理能力の
向上に寄与するものである。
【００１３】さらに本発明では、命令の追加（すなわち
ソフトウエア処理）を行うのではなく、ハードウエアの
改善で目的を達成しているので、アーキテクチャを変え
ないで済み、従来品との互換性が保てるという利点もあ
る。なお、本発明の他の構成上の特徴および作用の詳細
については、添付図面を参照しつつ以下に記述される実
施例を用いて説明する。
ソフトウエア処理）を行うのではなく、ハードウエアの
改善で目的を達成しているので、アーキテクチャを変え
ないで済み、従来品との互換性が保てるという利点もあ
る。なお、本発明の他の構成上の特徴および作用の詳細
については、添付図面を参照しつつ以下に記述される実
施例を用いて説明する。
【００１４】
【実施例】図２に本発明の一実施例としてのプロセッサ
における主要部の回路構成が示される。本実施例の回路
は、ＣＭＯＳでの構成例を示し、制御回路10と対象回路
ユニット30を有している。この対象回路ユニット30は、
制御回路10からの制御信号Ａおよび前段の回路からの信
号（入力信号Ｐ）に応答するナンドゲート31と、該ナン
ドゲートの出力に応答するインバータ32と、該インバー
タの出力に応答するインバータ33と、該インバータの出
力に応答して出力信号Ｒを形成するインバータ34とを有
している。
における主要部の回路構成が示される。本実施例の回路
は、ＣＭＯＳでの構成例を示し、制御回路10と対象回路
ユニット30を有している。この対象回路ユニット30は、
制御回路10からの制御信号Ａおよび前段の回路からの信
号（入力信号Ｐ）に応答するナンドゲート31と、該ナン
ドゲートの出力に応答するインバータ32と、該インバー
タの出力に応答するインバータ33と、該インバータの出
力に応答して出力信号Ｒを形成するインバータ34とを有
している。
【００１５】上記構成において、制御信号Ａは、通常
“Ｈ”レベルになっている。この時、ナンドゲート31は
「開」状態となっており、入力信号Ｐの論理状態がその
まま対象回路ユニット30の内部に伝達される。しかしな
がら、この状態でさらにクロックサイクルが進み、制御
回路10によってその制御信号Ａが“Ｌ”レベルになる
と、ナンドゲート31は「閉」状態となり、入力信号Ｐの
動き（論理状態）が対象回路ユニット内部へ伝達され
ず、内部ノードは全く論理変化が無くなる。つまり、対
象回路ユニット30は、プロセッサが実行しようとする処
理にとってその動作が不要であると判定された時に、制
御回路10からの制御信号Ａ（“Ｌ”レベル）によって、
前段の回路からの信号Ｐによる影響を受けないように制
御される。これによって、対象回路ユニット30がその
（無駄な）影響を受けない分だけプロセッサ全体の処理
効率が上がり、ひいてはプロセッサの本来の処理能力が
低下しないという利点がある。また、無駄な動作が無く
なることにより、消費電力の低減化にも寄与する。
“Ｈ”レベルになっている。この時、ナンドゲート31は
「開」状態となっており、入力信号Ｐの論理状態がその
まま対象回路ユニット30の内部に伝達される。しかしな
がら、この状態でさらにクロックサイクルが進み、制御
回路10によってその制御信号Ａが“Ｌ”レベルになる
と、ナンドゲート31は「閉」状態となり、入力信号Ｐの
動き（論理状態）が対象回路ユニット内部へ伝達され
ず、内部ノードは全く論理変化が無くなる。つまり、対
象回路ユニット30は、プロセッサが実行しようとする処
理にとってその動作が不要であると判定された時に、制
御回路10からの制御信号Ａ（“Ｌ”レベル）によって、
前段の回路からの信号Ｐによる影響を受けないように制
御される。これによって、対象回路ユニット30がその
（無駄な）影響を受けない分だけプロセッサ全体の処理
効率が上がり、ひいてはプロセッサの本来の処理能力が
低下しないという利点がある。また、無駄な動作が無く
なることにより、消費電力の低減化にも寄与する。
【００１６】図３に本発明の他の実施例による構成が示
される。本実施例では、上記実施例と同様の機能を持つ
制御回路40に加えて、対象回路42に制御された電源電圧
Ｖdiを直接供給する電圧降下回路41を備えている。本実
施例では、制御回路40は、システムクロックCKおよび上
位コントローラからの指令CMD に応答すると共に全回路
に共通の電源電圧Ｖddの供給を受けて作動し、制御信号
Ｃを出力する。この場合、制御信号Ｃは、通常インアク
ティブのレベルを呈しており、対象回路42が特定された
時はアクティブのレベルに変化する。電圧降下回路41
は、同じく電源電圧Ｖddの供給を受けて作動し、制御信
号Ｃがアクティブレベルになった時に対象回路42に対
し、電源電圧Ｖddよりも降圧した電圧Ｖdiを供給してそ
の動作速度を遅くするか、或いは電源電圧Ｖddを完全に
遮断してその動作（機能）を停止させる。なお、制御信
号Ｃがインアクティブレベルの時、電圧降下回路41は、
対象回路42に対して電源電圧Ｖddをそのまま供給する。
される。本実施例では、上記実施例と同様の機能を持つ
制御回路40に加えて、対象回路42に制御された電源電圧
Ｖdiを直接供給する電圧降下回路41を備えている。本実
施例では、制御回路40は、システムクロックCKおよび上
位コントローラからの指令CMD に応答すると共に全回路
に共通の電源電圧Ｖddの供給を受けて作動し、制御信号
Ｃを出力する。この場合、制御信号Ｃは、通常インアク
ティブのレベルを呈しており、対象回路42が特定された
時はアクティブのレベルに変化する。電圧降下回路41
は、同じく電源電圧Ｖddの供給を受けて作動し、制御信
号Ｃがアクティブレベルになった時に対象回路42に対
し、電源電圧Ｖddよりも降圧した電圧Ｖdiを供給してそ
の動作速度を遅くするか、或いは電源電圧Ｖddを完全に
遮断してその動作（機能）を停止させる。なお、制御信
号Ｃがインアクティブレベルの時、電圧降下回路41は、
対象回路42に対して電源電圧Ｖddをそのまま供給する。
【００１７】図４には図３の実施例に対応したプロセッ
サの具体的な構成が示される。図４の構成は、前述した
図６の場合と同様、スーパースケーラのマイクロプロセ
ッサの構成例を示している。図示のマイクロプロセッサ
ユニット（ＭＰＵ）50は、電源電圧Ｖddの供給を受けて
作動し、同じく電源電圧Ｖddの供給を受けているデータ
メモリ61および命令メモリ62との間で命令およびデータ
の授受を行う。ＭＰＵ50は、システムクロックCKに応答
して各回路（ユニット）がそれぞれ所定の機能を果たす
ことでその協働作用により一連の処理を実行するように
なっている。
サの具体的な構成が示される。図４の構成は、前述した
図６の場合と同様、スーパースケーラのマイクロプロセ
ッサの構成例を示している。図示のマイクロプロセッサ
ユニット（ＭＰＵ）50は、電源電圧Ｖddの供給を受けて
作動し、同じく電源電圧Ｖddの供給を受けているデータ
メモリ61および命令メモリ62との間で命令およびデータ
の授受を行う。ＭＰＵ50は、システムクロックCKに応答
して各回路（ユニット）がそれぞれ所定の機能を果たす
ことでその協働作用により一連の処理を実行するように
なっている。
【００１８】ＭＰＵ50は、電源電圧Ｖddの供給を受け且
つクロックCKに基づきアドレスを発生してデータメモリ
61および命令メモリ62に供給するアドレス発生器51と、
電源電圧Ｖddの供給を受け、命令メモリ62からフェッチ
してきた命令FCを解読してその結果に基づき制御信号Ｃ
1,Ｃ2 を出力する命令デコーダ52と、電源電圧Ｖddの供
給を受け、制御信号Ｃ1,Ｃ2 に応答してそれぞれ電源電
圧Ｖddを降圧するか否かを制御し、該制御された電源電
圧Ｖd1およびＶd2を出力する電圧降下回路53と、制御さ
れた電源電圧Ｖd1の供給を受けてデータメモリ61から加
算データを読み出してきて加算を行い、その結果を該デ
ータメモリ61に書き込む加算器54と、同じく制御された
電源電圧Ｖd2の供給を受けてデータメモリ61から乗算デ
ータを読み出してきて乗算を行い、その結果を該データ
メモリ61に書き込む乗算器55とを有している。
つクロックCKに基づきアドレスを発生してデータメモリ
61および命令メモリ62に供給するアドレス発生器51と、
電源電圧Ｖddの供給を受け、命令メモリ62からフェッチ
してきた命令FCを解読してその結果に基づき制御信号Ｃ
1,Ｃ2 を出力する命令デコーダ52と、電源電圧Ｖddの供
給を受け、制御信号Ｃ1,Ｃ2 に応答してそれぞれ電源電
圧Ｖddを降圧するか否かを制御し、該制御された電源電
圧Ｖd1およびＶd2を出力する電圧降下回路53と、制御さ
れた電源電圧Ｖd1の供給を受けてデータメモリ61から加
算データを読み出してきて加算を行い、その結果を該デ
ータメモリ61に書き込む加算器54と、同じく制御された
電源電圧Ｖd2の供給を受けてデータメモリ61から乗算デ
ータを読み出してきて乗算を行い、その結果を該データ
メモリ61に書き込む乗算器55とを有している。
【００１９】図５に命令デコーダ52の構成例が示され
る。命令デコーダ52は、本実施例に係わる部分として少
なくとも、フェッチしてきた命令FCから加算命令を検出
する加算命令検出器Ｄ1 と、同じくフェッチしてきた命
令FCから乗算命令を検出する乗算命令検出器Ｄ2 と、フ
ェッチしてきた命令FCに基づき各命令（データ）の間に
何らかの依存性があるかどうかを検出するデータ依存性
検出器Ｄ3 と、検出器Ｄ1 およびＤ3 の出力に応答して
上述の制御信号Ｃ1 を出力するアンドゲートＡ1 と、同
様に検出器Ｄ2 およびＤ3 の出力に応答して制御信号Ｃ
2 を出力するアンドゲートＡ2 とを有している。
る。命令デコーダ52は、本実施例に係わる部分として少
なくとも、フェッチしてきた命令FCから加算命令を検出
する加算命令検出器Ｄ1 と、同じくフェッチしてきた命
令FCから乗算命令を検出する乗算命令検出器Ｄ2 と、フ
ェッチしてきた命令FCに基づき各命令（データ）の間に
何らかの依存性があるかどうかを検出するデータ依存性
検出器Ｄ3 と、検出器Ｄ1 およびＤ3 の出力に応答して
上述の制御信号Ｃ1 を出力するアンドゲートＡ1 と、同
様に検出器Ｄ2 およびＤ3 の出力に応答して制御信号Ｃ
2 を出力するアンドゲートＡ2 とを有している。
【００２０】上記構成において、命令デコーダ52が、命
令メモリ62からフェッチした命令FCは加算命令と乗算命
令であって且つこれらの間に図６の場合と同様のデータ
依存（つまり、加算の結果を用いて乗算を行わなければ
ならないこと）の関係があることを認識すると、それを
指示する制御信号Ｃ1 を電圧降下回路53に出力する。電
圧降下回路53は、その制御信号Ｃ1 に応答して、加算命
令の処理が終了するまで乗算器55に対し、電源電圧Ｖdd
よりも降圧した電圧Ｖd2を供給してその演算速度を遅く
するか、或いは電源電圧Ｖddを完全に遮断してその動作
（機能）を停止させる。
令メモリ62からフェッチした命令FCは加算命令と乗算命
令であって且つこれらの間に図６の場合と同様のデータ
依存（つまり、加算の結果を用いて乗算を行わなければ
ならないこと）の関係があることを認識すると、それを
指示する制御信号Ｃ1 を電圧降下回路53に出力する。電
圧降下回路53は、その制御信号Ｃ1 に応答して、加算命
令の処理が終了するまで乗算器55に対し、電源電圧Ｖdd
よりも降圧した電圧Ｖd2を供給してその演算速度を遅く
するか、或いは電源電圧Ｖddを完全に遮断してその動作
（機能）を停止させる。
【００２１】他方、電圧降下回路53は、制御信号Ｃ1 に
応答して加算器54には電源電圧Ｖddを降圧しないでその
まま供給する（Ｖd1＝Ｖdd）。これによって加算器54
は、データメモリ61の加算データを使って加算を行い、
その結果をデータメモリ61に書き込む。次いで乗算を行
う時は、命令デコーダ52は、それを指示する制御信号Ｃ
2 を電圧降下回路53に出力する。電圧降下回路53は、そ
の制御信号Ｃ2 に応答して、乗算命令の処理が終了する
まで加算器54に対し、電源電圧Ｖddよりも降圧した電圧
Ｖd1を供給してその演算速度を遅くするか、或いは電源
電圧Ｖddを完全に遮断してその動作（機能）を停止させ
る。
応答して加算器54には電源電圧Ｖddを降圧しないでその
まま供給する（Ｖd1＝Ｖdd）。これによって加算器54
は、データメモリ61の加算データを使って加算を行い、
その結果をデータメモリ61に書き込む。次いで乗算を行
う時は、命令デコーダ52は、それを指示する制御信号Ｃ
2 を電圧降下回路53に出力する。電圧降下回路53は、そ
の制御信号Ｃ2 に応答して、乗算命令の処理が終了する
まで加算器54に対し、電源電圧Ｖddよりも降圧した電圧
Ｖd1を供給してその演算速度を遅くするか、或いは電源
電圧Ｖddを完全に遮断してその動作（機能）を停止させ
る。
【００２２】他方、電圧降下回路53は、制御信号Ｃ2 に
応答して乗算器55には電源電圧Ｖddを降圧しないでその
まま供給する（Ｖd2＝Ｖdd）。これによって乗算器55
は、データメモリ61の乗算データを使って乗算を行い、
その結果をデータメモリ61に書き込む。上述したよう
に、加算を行っているサイクルの間、乗算器55において
は、供給される電源電圧Ｖd2の大きさが通常時の大きさ
Ｖddよりも低減されているため、その分だけ電力消費が
抑制される。同様に、乗算を行っているサイクルの間、
加算器54においては、供給される電源電圧Ｖd1の大きさ
が通常時の大きさＶddよりも低減されているため、それ
に応じて電力消費が抑制される。
応答して乗算器55には電源電圧Ｖddを降圧しないでその
まま供給する（Ｖd2＝Ｖdd）。これによって乗算器55
は、データメモリ61の乗算データを使って乗算を行い、
その結果をデータメモリ61に書き込む。上述したよう
に、加算を行っているサイクルの間、乗算器55において
は、供給される電源電圧Ｖd2の大きさが通常時の大きさ
Ｖddよりも低減されているため、その分だけ電力消費が
抑制される。同様に、乗算を行っているサイクルの間、
加算器54においては、供給される電源電圧Ｖd1の大きさ
が通常時の大きさＶddよりも低減されているため、それ
に応じて電力消費が抑制される。
【００２３】
【発明の効果】以上説明したように本発明によれば、プ
ロセッサが本来の処理能力を低下させることなく、無駄
な電力消費を無くしてプロセッサ全体の消費電力を低減
させることが可能となる。
ロセッサが本来の処理能力を低下させることなく、無駄
な電力消費を無くしてプロセッサ全体の消費電力を低減
させることが可能となる。
【図１】本発明によるプロセッサの原理構成図である。
【図２】本発明の一実施例としてのプロセッサにおける
主要部の構成を示す回路図である。
主要部の構成を示す回路図である。
【図３】本発明の他の実施例としてのプロセッサにおけ
る主要部の構成を示す回路図である。
る主要部の構成を示す回路図である。
【図４】図３の実施例に対応したプロセッサの具体的な
構成を示すブロック図である。
構成を示すブロック図である。
【図５】図４における命令デコーダの構成を示すブロッ
ク図である。
ク図である。
【図６】従来形の一例としてのプロセッサにおける主要
部の構成を図４の構成と対比させて示したブロック図で
ある。
部の構成を図４の構成と対比させて示したブロック図で
ある。
CONT…制御手段 CS…制御信号 CK…動作クロック Ｕ1 〜Ｕn …回路ユニット
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−126018（ＪＰ，Ａ) 特開 昭62−19922（ＪＰ，Ａ) 特開 昭59−231667（ＪＰ，Ａ) 特開 平２−278318（ＪＰ，Ａ) 特開 平２−280210（ＪＰ，Ａ) 特開 平３−167615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 G06F 1/10 G06F 1/32
Claims (3)
- 【請求項１】 クロック信号に同期してそれぞれ所定の
機能を果たす複数の回路ユニットの協働により一連の処
理を実行するプロセッサであって、 実行しようとする処理にとってその動作が不要である回
路ユニットをクロックサイクルの進行に応じて特定する
制御信号を出力する制御手段を具備し、 前記動作が不要である回路ユニットに対して前記クロッ
ク信号を入力したままの状態で、前記制御信号に応答し
て該回路ユニット内の論理レベルを固定し、該回路ユニ
ットの動作を停止させることを特徴とするプロセッサ。 - 【請求項２】 前記複数の回路ユニットはＣＭＯＳ構造
によりなることを特徴とする請求項１に記載のプロセッ
サ。 - 【請求項３】 クロック信号に同期してそれぞれ所定の
機能を果たす複数の回路ユニットの協働により一連の処
理を実行するプロセッサであって、 実行しようとする処理にとってその動作が不要である回
路ユニットをクロックサイクルの進行に応じて特定する
制御信号を出力する制御手段を具備し、 前記動作が不要である回路ユニットに対して前記クロッ
ク信号を入力したままの状態で、前記制御信号に応答し
て該回路ユニットに供給される電源電圧を低減又は遮断
し、該回路ユニットの動作を遅くするか又は停止させる
ことを特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03199459A JP3082103B2 (ja) | 1991-08-08 | 1991-08-08 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03199459A JP3082103B2 (ja) | 1991-08-08 | 1991-08-08 | プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0546273A JPH0546273A (ja) | 1993-02-26 |
| JP3082103B2 true JP3082103B2 (ja) | 2000-08-28 |
Family
ID=16408160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03199459A Expired - Fee Related JP3082103B2 (ja) | 1991-08-08 | 1991-08-08 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082103B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3207223C3 (de) * | 1982-03-01 | 1995-11-09 | Henkel Kgaa | Dosierschraubverschluß |
| US7051306B2 (en) * | 2003-05-07 | 2006-05-23 | Mosaid Technologies Corporation | Managing power on integrated circuits using power islands |
-
1991
- 1991-08-08 JP JP03199459A patent/JP3082103B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546273A (ja) | 1993-02-26 |
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