JP3159345B2 - パイプライン演算処理装置 - Google Patents

パイプライン演算処理装置

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JP3159345B2 JP16370693A JP16370693A JP3159345B2 JP 3159345 B2 JP3159345 B2 JP 3159345B2 JP 16370693 A JP16370693 A JP 16370693A JP 16370693 A JP16370693 A JP 16370693A JP 3159345 B2 JP3159345 B2 JP 3159345B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパイプライン演算処理装
置に関し、特に割込に対応する演算処理の停止機能を有
するパイプライン演算処理装置に関する。
【０００２】
【従来の技術】マイクロプロセッサなどの演算処理装置
の演算性能を向上させる手法の１つに、回路を小刻みに
分割して遅延時間を小さくし、上記回路の各々をパイプ
ラインレジスタで接続することによって、クロック周波
数を高くし演算等の処理を高速化するパイプライン法が
あり、以下このパイプライン法を適用した演算処理装置
をパイプライン演算処理装置と呼ぶ。
【０００３】一方、演算処理装置は、演算が資源の競合
やデータの競合等により即時に実行できない場合等に発
生する内部の割込信号によって、演算処理を停止する機
能が必要である。
【０００４】従来のパイプライン演算処理装置では、割
込を検出すると全てのパイプラインを一斉に停止し上記
競合が解消されるのを待っていた。このパイプラインの
停止動作は、パイプライン演算の各ステージを構成する
パイプラインレジスタ毎に上記割込の次のクロックでも
直前すなわち割込時のクロック対応の値と同一値を保持
することにより行われる。
【０００５】従来のパイプライン演算処理装置の動作の
様子を示す図９を参照すると、この図に示す従来のパイ
プライン演算処理装置は第１〜第５の５つのステージを
持ち、６つの命令１〜６により時間ｉ，ｉ＋１，ｉ＋
２，・・・でそれぞれ示される単位時間の間動作する。
図において、割込が時間ｉ＋５のとき発生し、次のクロ
ック対応の時間ｉ＋６において第１〜第５の各ステージ
は前の状態すなわち時間ｉ＋５のときの状態を保持して
いる。
【０００６】従来のパイプライン演算処理装置を構成す
るパイプラインレジスタ１００の回路を示す図１０を参
照すると、このパイプラインレジスタは、インバータ回
路１０１とクロック信号の相補の値毎に各々接となる相
補関係のスイッチ１０２，１０３とから成り１クロック
周期の間値を保持するフリップフロップ１０４と、フリ
ップフロップ１０４の入力側に接続され制御信号Ｈによ
り前段のパイプラインレジスタからのデータＩとフリッ
プフロップの出力Ｏとのいずれか一方をフリップフロッ
プ１０４に保持するよう切替制御される選択器１０５と
を備える。
【０００７】選択器１０５は、パイプライン演算処理装
置を通常動作させるときはデータＩを選択し、動作停止
する場合には出力Ｏを選択する。
【０００８】
【発明が解決しようとする課題】上述した従来のパイプ
ライン演算処理装置は、フリップフロップ回路を用いて
パイプラインレジスタを構成していたので、このフリッ
プフロップ回路自身の遅延が大きいため高速のクロック
周期に対し無視できず、処理に使用可能な時間の割合が
少なくなるという欠点があった。
【０００９】また、高速化のためクロック周期を短かく
するとパイプラインステージ数が増加し、これらパイプ
ラインステージを構成するパイプラインレジスタの数も
増加するため、クロック信号の負荷が増大し、消費電力
が大きくなるという欠点があった。
【００１０】本発明の目的は、演算処理可能時間の割合
を増加させ、また、クロックの負荷を削減することによ
り消費電力を低減できるパイプライン演算処理装置を提
供することにある。
【００１１】
【課題を解決するための手段】本発明のパイプライン演
算処理装置は、１つの処理を複数段から成る処理ステー
ジであるパイプラインステージに分割しそれぞれの前記
パイプラインステージ毎に並列に処理を実行し少なくと
も１つのパイプラインステージの入力側あるいは出力側
あるいは前記パイプラインステージ間に前記パイプライ
ンステージの入出力データを一時保持するパイプライン
レジスタを備えるパイプライン演算処理装置において、
前記複数段のパイプラインステージの前半部を構成する
予め定めた第１の段数の第１のパイプラインステージ群
が割込の発生により動作停止する第１の前記パイプライ
ンレジスタを備え、前記複数段のパイプラインステージ
の後半部を構成する予め定めた第２の段数の第２のパイ
プラインステージ群が前記割込の発生により動作停止し
ない第２の前記パイプラインレジスタを備えて構成され
ている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１３】本発明のパイプライン演算処理装置の第１
の実施例をブロックで示す図１を参照すると、この図に
示すパイプライン演算処理装置は、第１〜第ｎステージ
までのｎ段のパイプラインステージであるステージ１１
〜１ｎから成る前半部のパイプラインステージ群１と、
第ｎ＋１〜第ｎ＋ｍステージまでのｍ段のステージ２１
〜２ｍから成る後半部のパイプラインステージ群２と、
演算制御を行うパイプライン制御回路３とを備える。
【００１４】ステージ１１〜１ｎは各々従来の選択器１
０５と同様の選択器４１１〜４１ｎと、従来のフリップ
フロップ１０４と同様のパイプラインレジスタ４２１〜
４２ｎと、ステージ１１〜１ｎの各々に対応のパイプラ
イン演算等の処理の実行用の処理回路４３１〜４３ｎと
を備える。
【００１５】ステージ２１〜１ｍは全部同一構成であり
後述するダイナミックラッチ型のパイプラインレジスタ
４４１〜４４ｍと、ステージ１１〜１ｎと同様の処理回
路４５１〜４５ｍとを備える。
【００１６】パイプラインレジスタ４４ｊ（１≦ｊ≦
ｍ）の細部を示す図２を参照すると、図２（Ａ）に示す
第１のタイプのダイナミックラッチは前段ステージ出力
から信号ＤＩが供給されゲートにクロックＣＫが供給さ
れ次段ステージに信号ＤＯを供給するＮチャンネルＭＯ
ＳトランジスタＱ１を含んで構成されている。また、図
２（Ｂ）に示す第２のタイプのダイナミックラッチは並
列接続され各々ゲートにクロックＣＫおよび反転クロッ
クＩＣＫがそれぞれ供給されるＮおよびＰチャンネルＭ
ＯＳトランジスタＱ２，Ｑ３から成るトランスファゲー
トを含み、前段ステージ出力から信号ＤＩが供給され次
段ステージに信号ＤＯを供給するよう構成されている。
【００１７】第１のタイプのダイナミックラッチ回路の
動作のタイムチャートを示す図２（Ｃ）を参照すると、
クロックＣＫの低レベル時に信号ＤＩの値をラッチし、
クロックＣＫの高レベル時にトランジスタＱ１が導通し
信号ＤＩの値を信号ＤＯとして出力する。クロックＣＫ
の低レベル時に信号ＤＩの値が変化しても信号ＤＯには
この変化した値は現れない。第１のタイプのダイナミッ
クラッチ回路においても、反転クロックＩＣＫが付加さ
れトランジスタＱ１の代りにトランジスタＱ２，Ｑ３か
ら成るトランスファゲートが導通遮断する他は上述の第
１のタイプのダイナミックラッチ回路の動作と同様であ
る。
【００１８】これらのダイナミックラッチは１ビット当
りの伝送経路が１つのＭＯＳトランジスタか各々１つの
並列接続されたＰおよびＮチャンネルＭＯＳトランジス
タから成る１つのＭＯＳトランジスタトランスファゲー
トで構成されているので、上記伝送経路が複数の同一性
能のトランジスタから成るフリップフロップよりも遅延
時間は小さくなる。したがって、同一周期のクロック信
号を使用しても遅延が低減した分だけそのパイプライン
ステージおよび次のパイプラインステージに割当可能な
処理時間が増加する。また、クロックの負荷も削減でき
る。
【００１９】しかし、ダイナミックラッチは駆動能力が
小さく、入力値を一時的に（１クロック分だけ）保持す
る機能しか有しないので、上記入力値の２クロック以上
にわたっての保持は不可能である。そこで、本発明で
は、ダイナミックラッチを用いる場合でも、停止動作す
るのと等価の動作が可能なように図１のような演算処理
装置を構成している。
【００２０】演算処理装置の動作は、命令の読出し、命
令の解読および演算必要データの準備、演算、メモリの
アクセス、レジスタの書込の順で実行される。以上のう
ちパイプライン制御に関る部分は、命令の解読および演
算必要データの準備までであるので、割込発生によりこ
の部分までの処理を停止できればよい。
【００２１】そこで、上記命令の解読および演算必要デ
ータの準備までの処理対応の演算処理装置の前半部であ
るパイプラインステージ群１の各ステージは割込による
動作停止ができるように入力側に選択器４１ｉ（１≦ｉ
≦ｎ）をそれぞれ接続したフリッフフロップを用いた通
常のパイプラインレジスタ４２ｉを用いて構成する。一
方、上記演算以降の処理対応の後半部であるパイプライ
ンステージ２の各ステージは動作停止の必要がないので
ダイナミックラッチ型のパイプラインレジスタ４４ｉを
用いて構成する。
【００２２】これにより、パイプラインレジスタ全体の
遅延時間を低減できるので、同一クロック周期でも各々
のパイプラインステージに配分可能な処理時間を増加で
きる。
【００２３】本発明の演算処理装置の具体例である第２
の実施例をブロックで示す図３を参照すると、この図に
示す演算処理装置は、割込による動作停止対応のパイプ
ラインステージであるステージ５１，５２から成るパイ
プラインステージ群５と、割込による動作不停止対応の
パイプラインステージであるステージ６１〜６３から成
るパイプラインステージ群６とを備える。
【００２４】ステージ５１は選択器４１１と、パイプラ
インレジスタ４２１と、命令を保持する命令メモリ５１
１と、命令メモリ５１１のアドレスをクロック毎に１ず
つ加算しパイプラインレジスタ４２１とのループがプロ
グラムカウンタを構成する加算器５１２とを備える。
【００２５】ステージ５２は選択器４１２と、パイプラ
インレジスタ４２２と、処理結果を一時保持するレジス
タファイル５２１と、命令を解読する命令デコーダ５２
２ととを備える。
【００２６】ステージ６１は第１の実施例と同様のダイ
ナミックラッチ型のパイプラインレジスタ４４１Ａ，４
４１Ｂと、演算を実行する演算器６１１とを備える。
【００２７】ステージ６２はダイナミックラッチ型のパ
イプラインレジスタ４４２Ａ，４４２Ｂと、演算結果を
保持するデータメモリ６２１とを備える。
【００２８】ステージ６３は選択器４１３と、ダイナミ
ックラッチ型のパイプラインレジスタ４４３Ａ，４４３
Ｂと、処理結果を一時保持するレジスタファイル６３１
とを備える。
【００２９】動作について説明すると、演算命令を命令
メモリ５１１から読出し、レジスタファイル５２１から
必要なデータを取出して演算器６１１で演算し、データ
メモリ６２１をアクセスし、最後に結果をレジスタファ
イル６３１に格納する。それぞれの動作がステージ５
１，５２，６１〜６３の各々のステージとなる５段パイ
プラインステージを構成している。レジスタファイル５
２１の読出と同時に命令デコーダ５２２による命令の解
読を行う。演算器６１１による演算対象データが揃うま
での関係ステージ、すなわち命令メモリ５１１とレジス
タファイル５２１および命令デコーダ５２２までは動作
停止を必要とするステージである。そのため、ステージ
５１，５２の各々のパイプラインレジスタ４２１，４２
２の停止動作用のフイードバックパスを設け各々対応の
選択器４２１，４２２で制御する。
【００３０】パイプラインステージ群６のステージ６１
〜６２は動作停止することがないので、これらステージ
６１〜６２のパイプラインレジスタ４４１Ａ，４４１
Ｂ，４４２Ａ，４４２Ｂおよび４４３Ａ，４４３Ｂはダ
イナミックラッチ型のパイプラインレジスタを用いる。
また、レジスタファイル５２１および６３１は、読出／
書込を独立に同時に行うことができるので、読出動作の
停止による書込動作への影響はない。
【００３１】本発明の演算処理装置の第３の実施例をブ
ロックで示す図４を参照すると、この図に示す演算処理
装置の上述の第２の実施例との相違点は、パイプライン
ステージ群５の代りにステージ５１，５２の中間に第２
の命令メモリ処理用のステージ７１をさらに挿入した３
段のステージから成るパイプラインステージ群７と、パ
イプラインステージ群６の代りにステージ６１，６２の
中間にステージ６１と同様のステージ６１Ｂとステージ
６２，６３の中間に第２のデータメモリ処理用のステー
ジ８１とをさらに挿入した５段のステージから成るパイ
プラインステージ群８とを備えた８段構成であることで
ある。
【００３２】ステージ７１は、選択器４１３と、パイプ
ラインレジスタ４２３と、命令メモリ５１１と同様の命
令メモリ５１１Ｂとを備える。
【００３３】ステージ６１Ｂはパイプラインレジスタ４
４１Ｃ，４４１Ｄと、演算を実行する演算器６１１Ｂと
を備える。
【００３４】ステージ８１はダイナミックラッチ型のパ
イプラインレジスタ４４４Ａ，４４４Ｂ，４４４Ｃと、
演算結果を保持するデータメモリ６２１Ｂとを備える。
【００３５】本実施例では動作停止を必要とするパイプ
ラインステージ群７のステージが３段となる他は上述の
第２の実施例と同様である。
【００３６】動作停止を必要とするパイプラインステー
ジにパイプラインレジスタとしてダイナミックラッチを
用いる場合の回路の例を示す図５を参照すると、この図
に示すパイプライン処理回路は第ｉ−１番目のステージ
１ｉ−１と、ｉ番目のステージ９ｉと、第ｉ＋１番目の
ステージ９ｉ＋１とを含む。ステージ１ｉ−１は第１の
実施例と同様に選択器４１ｉ−１と、パイプラインレジ
スタ４２ｉ−１と、処理回路４３ｉ−１とを備える。ス
テージ９ｉは第１の実施例のダイナミックラッチ型パイ
プラインレジスタと同様のパイプラインレジスタ４４ｉ
と、処理回路４３ｉとを備える。ステージ９ｉ＋１
は、、制御信号Ｈにより制御される３入力の選択器９１
ｉ＋１と、制御信号Ｊにより制御される第１の実施例の
選択器と同様の選択器４１ｉ＋１と、選択器９１ｉ＋１
の出力を保持する第１の実施例と同様のパイプラインレ
ジスタ４２ｉ＋１と、パイプラインレジスタ４２ｉ＋１
と並列に設けられ選択器４１ｉ＋１の出力を保持するバ
ッファ用のパイプラインレジスタ４６ｉ＋１と、処理回
路４３ｉ＋１とを備える。
【００３７】動作について説明すると、上述のように、
ダイナミックラッチ型のパイプラインレジスタ４４ｉを
採用することにより処理回路４３ｉ−１，４３ｉに対す
る処理時間の配分割合を増加することができる。パイプ
ラインレジスタ４４ｉの停止動作はパイプラインレジス
タ４６ｉ＋１により後述のように補われる。これらパイ
プラインレジスタ４２ｉ−１，４２ｉ＋１，４６ｉ＋１
の停止動作はそれぞれ選択器４１ｉ−１，９１ｉ＋１，
４１ｉ＋１で制御される。
【００３８】この回路の動作タイムチャートを示す図６
を参照すると、パイプラインレジスタ４２ｉ−１はクロ
ックＣＫ毎に命令１から順にこれら命令を保持する。時
間ｉ＋３で命令５の保持中に割込が発生したため、次の
時間ｉ＋４でもこの命令５を保持し続ける。次のステー
ジのパイプラインレジスタ４４ｉはダイナミックラッチ
型であるため、パイプラインレジスタ４２ｉ−１の保持
中の命令５を次の時間ｉ＋４で保持するだけである。そ
の次のステージ９ｉ＋１ではパイプラインレジスタ４２
ｉ＋１，４６ｉ＋１の両方に同一の命令が保持される。
時間ｉ＋３で上記割込が発生すると、パイプラインレジ
スタ４２ｉ＋１は動作停止し、そのときの保持命令３を
続けて保持する。パイプラインレジスタ４６ｉ＋１は１
クロック遅れて動作停止し、そのときの保持命令４を続
けて保持する。上記割込が解除された後はパイプライン
レジスタ４２ｉ−１，４２ｉ＋１の各々の上記動作停止
が解除される。パイプラインレジスタ４６ｉ＋１は１ク
ロック遅れて上記動作停止が解除される。上記解除の直
後の時間ｉ＋５では選択器９１ｉ＋１がパイプラインレ
ジスタ４６ｉ＋１の出力側からのパスＵを選択すること
により、パイプラインレジスタ４２ｉ＋１がパイプライ
ンレジスタ４６ｉ＋１の値を取込む。上記割込信号から
選択器４１ｉ＋１対応の停止要求信号Ｈを生成し、停止
要求信号Ｈを１クロック分遅延して選択器９１ｉ＋１対
応の信号Ｊを生成する。さらに、これら信号Ｈ，Ｊから
パイプラインレジスタ４６ｉ＋１，４２ｉ＋１間のデー
タ転送用の信号Ｋを生成する。
【００３９】図５の回路を第３の実施例に適用した第４
の実施例を示す図７を参照すると、本実施例の前述の第
３の実施例に対する相違点は、第３の実施例におけるパ
イプラインステージ群７の代りに、ステージ７１に替え
てダイナミックラッチ型のパイプラインレジスタ４４２
と命令メモリ５１１Ｂを備えたステージ９１と、ステー
ジ５２の選択器４１２とパイプラインレジスタ４２２に
替えて選択器９１３，４１３とパイプラインレジスタ４
２３，４６３とを備えるステージ９２とを備えるパイプ
ラインステージ群９を備えることである。
【００４０】これにより、命令メモリ５１１，５１１Ｂ
の処理時間への配分を増加できる。
【００４１】第３，４の実施例のパイプラインステージ
群８のステージ６２，８１のように２段パイプライン構
成のメモリにダイナミックラッチ型のパイプラインレジ
スタを適用した本発明の第５の実施例を示す図８を参照
すると、この図８（Ａ）で示すメモリはアドレスデコー
ダ２０１と、メモリセル２０２と、センスアンプ２０３
とを備え、アドレスデーコーダ２０１とメモリセル２０
２との中間にダイナミックラッチ型のパイプラインレジ
スタ４４を備える。アドレスデコーダ２０１の出力はビ
ット数が多いため、ダイナミックラッチ型のパイプライ
ンレジスタ４４を用いることによりクロックＣＫの負荷
を低減でき、したがって消費電力を低減できる。また、
通常のフリップフロップ型のパイプラインレジスタに比
べ半導体チップ上の所要面積が縮小できる。
【００４２】図８（Ｂ）で示すメモリは、センスアンプ
２０３の出力側にダイナミックラッチ型のパイプライン
レジスタ４４を備える。次のパイプラインステージ２０
３との間に、このパイプラインレジスタ４４の出力と他
のデータとの選択を行う選択器やキャッシュのタグメモ
リの比較器等の処理回路２０４が挿入される場合に、遅
延時間とクロック負荷が削減される。
【００４３】
【発明の効果】以上説明したように、本発明のパイプラ
イン演算処理装置は、パイプラインレジスタの遅延時間
を低減できるので、同一クロック周期の動作における演
算等の処理に配分可能な時間を増加できるという効果が
ある。また、同一構成の演算回路の場合、クロック周期
を短縮でき高速化できるという効果がある。さらに、ク
ロック信号の負荷が低減し、したがって消費電力が削減
されるという効果がある。
【図面の簡単な説明】
【図１】本発明のパイプライン演算処理装置の第１の実
施例を示すブロック図である。
【図２】本実施例のダイナミックラッチ型のパイプライ
ンレジスタの構成を示す回路図である。
【図３】本発明のパイプライン演算処理装置の第２の実
施例を示すブロック図である。
【図４】本発明のパイプライン演算処理装置の第３の実
施例を示すブロック図である。
【図５】動作停止を必要とするパイプラインステージに
ダイナミックラッチ型パイプラインレジスタを用いた回
路の例を示すブロック図である。
【図６】本実施例のパイプライン演算処理装置における
動作の一例を示す図である。
【図７】本発明のパイプライン演算処理装置の第４の実
施例を示すブロック図である。
【図８】本発明のパイプライン演算処理装置の第４の実
施例を示すブロック図である。
【図９】従来のパイプライン演算処理装置における動作
の一例を示す図である。
【図１０】従来のパイプライン演算処理装置のパイプラ
インレジスタの一例を示す回路図である。
【符号の説明】
１，２，４〜９ パイプラインステージ群 ３ パイプライン制御回路 １１〜１ｎ，２１〜２ｍ，５１，５２，６１〜６３，７
１，６１Ｂ，８１，９１，９２ ステージ １０１ インバータ回路 １０２，１０３ スイッチ回路 １０４ フリップフロップ １０５，４１１〜４１ｉ〜４１ｎ，９１１〜９１ｉ〜９
１ｎ 選択器 ４４，１００，４２１〜４２ｉ〜４２ｎ，４４１〜４４
ｊ〜４４ｍ，４４１Ａ，４４１Ｂ，４４２Ａ，４４２
Ｂ，４４３Ａ，４４３Ｂ，４４４Ａ，４４４Ｂ，４４４
Ｃ，４６１〜４６ｉ〜４６ｎ パイプラインレジスタ ２０１ アドレスデコーダ ２０２ メモリセル ２０３ センスアンプ ２０４，４３１〜４３ｉ〜４３ｎ，４５１〜４５ｊ〜４
５ｍ 処理回路 ５１１，５１１Ｂ 命令メモリ ５１２ 加算器 ５２２ 命令デコーダ ６１１，６１１Ｂ 演算器 ６２１，６２１Ｂ データメモリ ５２１，６３１ レジスタファイル

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】１つの処理を複数段から成る処理ステージ
    であるパイプラインステージに分割しそれぞれの前記パ
    イプラインステージ毎に並列処理を実行し少なくとも１
    つのパイプラインステージの入力側あるいは出力側ある
    いは前記パイプラインステージ間に前記パイプラインス
    テージの入出力データを一時保持するパイプラインレジ
    スタを備えるパイプライン演算処理装置において、 前記複数段のパイプラインステージの前半部を構成する
    予め定めた第１の段数の第１のパイプラインステージ群
    が割り込みの発生により動作停止制御されるパイプライ
    ンレジスタを備え、 前記複数段のパイプラインステージの後半部を構成する
    予め定めた第２の段数の第２のパイプラインステージ群
    が割り込みの発生により動作停止しない、パイプライン
    レジスタで構成され、 前記第1のパイプラインステージ群の任意の第1のパイプ
    ラインステージの出力の第1のパイプラインレジスタに
    ダイナミックラッチ回路が用いられ、 前記第1のパイプラインステージの次段の第2のパイプラ
    インステージの出力の第2のパイプラインレジスタが制
    御信号により動作停止可能なフリップフロップを用いて
    構成されており， 前記第2のパイプラインレジスタに並列に第3のパイプラ
    インレジスタが備えられ， 前記第2のパイプラインステージの出力を保持し， 第1のパイプラインステージ群の停止制御においては，
    前記第2のパイプラインレジスタの停止信号より1クロッ
    ク遅れた停止信号で前記第3のパイプラインレジスタの
    停止制御が行われ， 前記第2のパイプラインレジスタは前記停止信号解除後
    の最初のクロックで，前記第3のパイプラインレジスタ
    の保持値の転送を受けるとともに，前記第2のパイプラ
    インステージの出力を前記第3のパイプラインレジスタ
    に保持することを特徴とするパイプライン演算制御装
    置。
  2. 【請求項２】前記ダイナミックラッチ回路は、並列接続
    されゲートに供給されるクロックでソースドレイン間を
    開閉制御されるＭＯＳトランジスタを含むことを特徴と
    する請求項１記載のパイプライン演算制御装置。
  3. 【請求項３】前記ダイナミックラッチ回路は、並列接続
    され各々のゲートに正相及び逆相クロックがそれぞれ供
    給されるＮ及びＰチャンネルＭＯＳトランジスタから成
    るトランスファーゲート回路を含むことを特徴とする請
    求項１記載のパイプライン演算制御装置。
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