JP3853188B2 - 非同期バスインターフェイス装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロコンピュータの非同期バスとマクロ回路との間に配置される非同期バスインターフェイス装置に関するものである。
【0002】
【従来の技術】
CPUと外部周辺装置で構成されるようなシステム、例えば各種機器に組み込まれて、機器を制御する機器組み込み用のマイクロコンピュータシステムにおいて、CPUは近年ますます高速化が図られている。これに対して、周辺装置は機械的な動作を含むものや、アナログ入力装置などでは高速化が困難なものもあり、また周辺装置では高速化を図ると消費電力が急激に増加するものもあるため、近年の低省電力化が叫ばれている状況では、周辺装置の動作周波数はより低くなる傾向にある。
【0003】
このことは周辺装置の動作においては、バスへのウエイトサイクルが増加することとなり、パフォーマンスを低下させることとなる。CPUと周辺機能との間の動作周波数の相対差が大きくなることにより、周辺装置の応答時間が増加すると、CPUから周辺装置にデータを転送するときのバスウエイト時間が長くなり、処理性能が低下する問題があった。
【0004】
そこで、このような問題を解決する方法として、非同期バスを介してCPUとハンドシェイクを行ってデータを受信、一時記憶し、一時記憶したデータを周辺装置の動作クロック周波数に同期して周辺装置へ出力する非同期バスインターフェイス装置を非同期バスと周辺装置の間に配置した機器組み込み用のマイクロコンピュータシステムが知られている。図9は、このような非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。
【0005】
このマイクロコンピュータシステムは、CPU8−1と、非同期バス8−2と、複数のマクロ回路8−3と、非同期バスインターフェイス装置8−4とを備えている。非同期バスインターフェイス装置8−4は、外部レジスタ部8−5と内部レジスタ部8−6と調停部8−7と割り込み判定部8−8と割り込み制御部8−9とを備えている。CPU8−1と非同期バスインターフェイス装置8−4の動作周波数の差を調整するために、非同期バス8−2には、高速動作が可能な外部レジスタ部8−5を接続し、その後ろに低速な周辺装置に合せた内部レジスタ部8−6を接続するような構成としている。
【0006】
CPU8−1は、非同期バス8−2を通して、非同期バスインターフェイス装置8−4に書き込み要求信号を送る。外部レジスタ部8−5は、CPU8−1から非同期バス8−2を介して送られた書き込み要求信号に応じてCPU8−1からの書き込みデータを取り込んで蓄積する。そして、外部レジスタ部8−5は、蓄積したデータ(外部レジスタ値)を内部クロック信号に同期して内部レジスタ部8−6へ送る。調停部8−7は、CPU8−1からの書き込み要求に応じて調停部8−7内部の書き込み要求フラグをセットして、内部レジスタ部8−6に内部レジスタ書き込み信号を送る。
【0007】
内部レジスタ部8−6は、調停部8−7から内部レジスタ書き込み信号が出力されると、外部レジスタ部8−5から出力された書き込みデータを取り込んで蓄積し、このデータ(内部レジスタ値)を割り込み判定部8−8に送る。割り込み判定部8−8は、内部レジスタ部8−6から出力された内部レジスタ値と所定の割り込み発生条件値とを比較して、一致する場合は、割り込み制御部8−9に割り込み発生信号を送る。割り込み制御部8−9は、割り込み判定部8−8からの割り込み発生信号と外部からの割り込みクリア信号とから、割り込み発生フラグを出力する。
【0008】
図10のフローチャートを用いて調停部8−7の動作を詳細に説明する。調停部8−7は、CPU8−1からの書き込み要求を受けると(ステップ9−1)、内部の書き込み要求フラグをセットし(ステップ9−2)、新たにCPU8−1からの書き込み要求があるかどうか判断する(ステップ9−3)。書き込み要求がある場合はステップ9−2へ戻る。新たな書き込み要求が無い場合、調停部8−7は、書き込み要求フラグをリセットして(ステップ9−4)、内部レジスタ部8−6に内部レジスタ書き込み信号を送る(ステップ9−5)。
【0009】
【発明が解決しようとする課題】
しかしながら、図9に示す非同期バスインターフェイス装置によると、図11に示すような問題が生じる。すなわち、外部レジスタ部8−5は、CPU8−1からの書き込み要求信号の立ち下がりで、CPU8−1から送られたデータ「K」を取り込む(図11(a)、図11(c))。通常、CPU8−1は、書き込み要求信号の送信後、データ「K」が内部レジスタ部8−6に書き込まれる前のデータ「M」によって割り込みがかかるのを防ぐため、図11(b)に示すような割り込みクリア信号を出力する。
【0010】
この割り込みクリア信号により、書き込み前のデータ「M」による割り込みをクリアさせる。しかし、内部レジスタ部8−6への書き込みが割り込みクリア信号のタイミングより遅い場合、内部レジスタ部8−6へのデータ「K」の書き込みが完了する前の時点で、外部の割り込み発生条件値と一致する状態が発生すると、割り込みがかかる状態となってしまう。
【0011】
このような割り込みの発生を回避するために、図12に示すような方法が考えられる。外部レジスタ部8−5は、CPU8−1からの書き込み要求信号の立ち下がりで、CPU8−1から送られたデータ「K」を取り込む(図12(a)、図12(d))。ここで、内部レジスタ部8−6への書き込みが遅くなることを考慮して、CPU8−1は、内部レジスタ部8−6への書き込みに要する時間待った後に割り込みクリア信号を出力する(図12(b))。
【0012】
これにより、割り込み発生条件値と一致する状態が発生して、図12(f)のように割り込み発生信号が生じても、割り込みクリア信号により割り込み発生フラグがクリアされる(図12(g))。こうして、データ「K」が内部レジスタ部8−6に書き込まれる前のデータ「M」によって割り込みがかかることを防止できる。ただし、図12で説明したような方法は、ソフトウェアの作成の制限事項として、ソフトウェアの作成を困難にする場合が多く、また場合によってはCPU8−1がその期間占有されるためレスポンスの低下、CPU使用効率の低下が考えられる。
【0013】
本発明は、上記課題を解決するためになされたもので、ソフトウェア上の制限なしで、なおかつCPUの使用効率を下げることのない非同期バスインターフェイス装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明の非同期バスインターフェイス装置(1−4,4−4,5−4,6−4a)は、マイクロプロセッサ(1−1,4−1,5−1,6−1b)から非同期バス(1−2,4−2,5−2,6−2)を介して送られた書き込み要求信号に応じて前記マイクロプロセッサの書き込みデータを一時保存する外部レジスタ部(1−5,4−5,5−5a,5−5b,7−5)と、前記マイクロプロセッサから書き込み要求信号を受信したとき、マクロ回路の動作クロックに同期して内部レジスタ書き込み信号を生成する調停部(1−7,4−7,5−7,7−7)と、前記外部レジスタ部から出力されるデータを前記内部レジスタ書き込み信号が入力されたときに読み込んで一時保存し、この保存しているデータを前記マクロ回路の動作クロックに同期して出力する内部レジスタ部(1−6,4−6,5−6a,5−6b,7−6)と、前記内部レジスタから出力されるデータと所定の割り込み発生条件値とを比較し、当該比較結果が一致する場合に割り込み発生信号を出力する割り込み判定部と、前記外部レジスタ部におけるデータ保存のタイミングと前記内部レジスタ部におけるデータ保存のタイミングとのずれを認識して、このずれの期間における割り込み発生を抑制するための割り込み抑制信号を出力する状態管理制御部(1−10,4−10,5−10,7−10)と、前記割り込み発生信号と前記割り込み抑制信号とに基づいて、前記マクロ回路への割り込みの発生を決定する割り込み発生フラグを出力する割り込み制御部とを備えるものである。
また、本発明の非同期バスインターフェイス装置は、非同期バスから出力されるデータを保存する外部レジスタと、前記外部レジスタに保存されているデータをマクロ回路の動作するクロックに同期して取り込む内部レジスタと、前記内部レジスタが前記外部レジスタに保存されているデータの取り込みを開始するための内部レジスタ書き込み信号を生成する調停部と、前記内部レジスタに取り込まれたデータと所定の割り込み発生条件値とを比較し、当該比較結果が一致する場合に割り込み発生信号を出力する割り込み判定部と、前記割り込み発生信号を入力し、前記マクロ回路への割り込み発生を制御する割り込み制御部とを備え、前記内部レジスタは、前記外部レジスタに保存されているデータの取り込みが完了したときに内部レジスタ書き込み終了信号を出力し、前記割り込み制御部は、前記内部レジスタ書き込み信号と前記内部レジスタ書き込み終了信号とに基づいて前記マクロ回路への割り込み発生を制御するものである。
また、本発明の非同期バスインターフェイス装置の1構成例は、前記内部レジスタ書き込み信号と前記内部レジスタ書き込み終了とから割り込み抑制信号を生成する状態管理制御部を備え、前記割り込み制御部は、前記割り込み抑制信号を入力するものである。
また、本発明の非同期バスインターフェイス装置の1構成例は、前記割り込み判定部は、一定周期毎にカウントアップするカウンタと、前記内部レジスタに取り込まれたデータと前記カウンタのカウント値を比較する一致回路を有するものである。
【0015】
【発明の実施の形態】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明の第1の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図、図2は図1の非同期バスインターフェイス装置の動作を示すタイミングチャート図である。図1のマイクロコンピュータシステムは、CPU1−1と、非同期バス1−2と、複数のマクロ回路1−3と、非同期バスインターフェイス装置1−4とを備えている。非同期バスインターフェイス装置1−4は、外部レジスタ部1−5と内部レジスタ部1−6と調停部1−7と割り込み判定部1−8と割り込み制御部1−9と状態管理制御部1−10とを備えている。
【0016】
CPU1−1は、非同期バス1−2を通して、非同期バスインターフェイス装置1−4に書き込みデータ及び書き込み要求信号を送る。なお、CPU1−1からは、送信先のアドレスとして、非同期バスインターフェイス装置1−4を示すアドレスも併せて送られるが、ここでは説明を簡便にするためアドレスについては省略する。
【0017】
外部レジスタ部1−5は、CPU1−1から非同期バス1−2を介して送られた書き込み要求信号に応じてCPU1−1からの書き込みデータを取り込んで蓄積する。そして、外部レジスタ部1−5は、蓄積したデータ(外部レジスタ値)を内部クロック(マクロ回路の動作クロック)に同期して内部レジスタ部1−6へ送る。
【0018】
調停部1−7は、CPU1−1からの書き込み要求に応じて調停部1−7内部の書き込み要求フラグをセットして、内部レジスタ部1−6に内部レジスタ書き込み信号を送る。内部レジスタ部1−6は、調停部1−7から内部レジスタ書き込み信号が出力されると、外部レジスタ部1−5から出力された書き込みデータを取り込んで蓄積し、このデータ(内部レジスタ値)を割り込み判定部1−8に送る。
【0019】
割り込み判定部1−8は、内部レジスタ部1−6から出力された内部レジスタ値と所定の割り込み発生条件値とを比較して、一致する場合は、割り込み制御部1−9と図示しない外部の割り込みコントローラとに割り込み発生信号を送る。状態管理制御部1−10は、CPU1−1から調停部1−7を通じて送られる書き込み要求信号と、データ書き込みの終了後に内部レジスタ部1−6から出力される内部レジスタ書き込み終了信号とに基づき、割り込み抑制信号を生成して割り込み制御部1−9に送る。
【0020】
割り込み制御部1−9は、割り込み判定部1−8の割り込み発生信号と、状態管理制御部1−10の割り込み抑制信号とを受けて、割り込み発生フラグの制御を行う。割り込み制御部1−9は、割り込み発生信号が出力され、かつ割り込み抑制信号が出力されていない場合には、割り込み発生フラグをオンにし、割り込み発生信号が出力され、かつ割り込み抑制信号が出力されている場合には、割り込み発生フラグをオフのままとする。
【0021】
なお、割り込み発生信号と割り込み発生フラグは、外部の図示しない割り込みコントローラによって保持され管理される。このうち、割り込み発生信号は、割り込みの発生そのものを示し、割り込み発生フラグは、この割り込みがどこから発生したかを示している。割り込み発生信号が保持されていたとしても、対応する割り込み発生フラグがオフであれば、割り込みコントローラは、割り込みが発生したとは認識しない。割込みコントローラは、割り込み発生信号が出力され、かつ対応する割り込み発生フラグがオンである場合、対応するマクロ回路1−3に割り込みをかける。割り込みをかけられたマクロ回路1−3は、非同期バスインターフェイス装置1−4の内部レジスタ部1−6から内部レジスタ値を引き取る。
【0022】
次に、図1と図2を用いて本実施の形態の動作をより詳細に説明する。まず、CPU1−1からは、非同期バス1−2を通して、外部レジスタ部1−5へ書き込みデータ(ここでは値を「K」とする)と図2(a)に示す書き込み要求信号とが送られる。外部レジスタ部1−5は、書き込み要求信号に応じて書き込みデータ「K」を取り込む。これにより、外部レジスタ値は、以前の値「M」から新たな値「K」に書き換わる(図2(b))。
【0023】
外部レジスタ部1−5は、新たな外部レジスタ値「K」を内部レジスタ部1−6へ送る。調停部1−7は、CPU1−1からの書き込み要求に応じて内部の書き込み要求フラグをセットして、内部レジスタ部1−6に内部レジスタ書き込み信号を送る(図2(c))。さらに、調停部1−7は、CPU1−1から送られてきた書き込み要求信号を状態管理制御部1−10に送る。
【0024】
内部レジスタ部1−6は、調停部1−7から内部レジスタ書き込み信号が出力されると、外部レジスタ部1−5から出力された書き込みデータを取り込んで内部レジスタ値の書き換えを行う。しかし、この内部レジスタ1−6はマクロ回路1−3の動作クロックに従うため、CPU1−1などの動作速度に比較して遅く、内部レジスタ部1−6の書き換えは内部レジスタ書き込み信号から遅れて実行される(図2(d))。
【0025】
状態管理制御部1−10は、CPU1−1から調停部1−7を通じて送られる書き込み要求信号と内部レジスタ部1−6から出力される内部レジスタ書き込み終了信号とに基づき、図2(e)のような割り込み抑制信号を生成して割り込み制御部1−9に送る。この割り込み抑制信号は、書き込み要求信号の立ち下がりに応じてロー(Low )レベルからハイ(High)レベルに立ち上がり、内部レジスタ書き込み終了信号に応じてローレベルに立ち下がる信号である。
【0026】
割り込み判定部1−8は、内部レジスタ部1−6から出力された内部レジスタ値と所定の割り込み発生条件値とを比較して、一致する場合は、割り込み制御部1−9と図示しない外部の割り込みコントローラとに割り込み発生信号を出力する。図2の例では、データ「K」が内部レジスタ部1−6に書き込まれる前のデータ「M」によって割り込み判定部1−8が図2(f)のような割り込み発生信号を出力している。
【0027】
割り込み制御部1−9は、割り込み判定部1−8から出力される割り込み発生信号と、状態管理制御部1−10から出力される割り込み抑制信号とを受けて、割り込み発生フラグのオン/オフ制御を行う。図2の例では、状態管理制御部1−10から割り込み抑制信号が出力されているため、内部レジスタ書き換え完了前のデータ「M」によって割り込み発生信号がハイレベルになっていたとしても、割り込み制御部1−9は、割り込みフラグを変化させずオフ(ローレベル)のままとする(図2(g))。
【0028】
このように、本実施の形態では、CPU1−1から外部レジスタ部1−5への書き込み要求信号と内部レジスタ部1−6からの内部レジスタ書き込み終了信号とに基づいて、外部レジスタ部1−5におけるレジスタ値の書き換え開始時から内部レジスタ部1−6におけるレジスタ値の書き換え終了時までの期間を割り込み抑制期間として、状態管理制御部1−10が割り込み抑制信号を生成して割り込み制御部1−9に与えるため、割り込み判定部1−8が割り込み発生信号を生成しても、実際の割り込みを起こさないようにすることができ、非同期バスインターフェイス装置1−4が誤った割り込み条件での内部動作を起こすことを防いでいる。
【0029】
次に、図3を用いて本実施の形態の状態管理制御部1−10と割り込み制御部1−9の動作を詳細に説明する。状態管理制御部1−10は、CPU1−1から調停部1−7を通じて書き込み要求信号を受けると(ステップ3−1)、内部の割り込み抑制フラグをオンにして割り込み抑制信号を出力する(ステップ3−2)。
【0030】
割り込み判定部1−8は、内部レジスタ値と割り込み発生条件値とを比較して割り込み発生の判断を行い(ステップ3−3)、一致する場合は、割り込み発生信号を出力する。割り込み発生信号が出力されていない場合(ステップ3−3においてNO)、あるいは割り込み発生信号が出力され割り込み抑制フラグがオンである場合(ステップ3−4においてYES)、状態管理制御部1−10は、内部レジスタ書き込み終了信号を基に内部レジスタ部1−6の書き込みが完了しているかどうかを判定して(ステップ3−6)、書き込みが完了していない場合はステップ3−1へ戻る。
【0031】
内部レジスタ部1−6の書き込みが完了している場合、状態管理制御部1−10は、割り込み抑制フラグをオフにして割り込み抑制信号の出力を停止し(ステップ3−7)、ステップ3−1へ戻る。ステップ3−4において割り込み抑制信号が出力されていない場合、割り込み制御部1−9は、割り込みフラグをオンにする(ステップ3−5)。
【0032】
以上説明したように、本実施の形態では、状態管理制御部1−10が外部レジスタ部1−5への書き込み要求信号と内部レジスタ部1−6の書き込み終了信号とから割り込み抑制信号を生成し、割り込み制御部1−9へ割り込み抑制信号を送信することにより割り込み発生信号をマスクするか否かの判断を割り込み制御部1−9にさせることにより、外部レジスタ部1−5と内部レジスタ部1−6の書き込みタイミングの差による、誤った割り込みの発生を防ぐことができる。
【0033】
その結果、従来のようなソフトウエアでの待ち時間・一定時間の確保が不要となる。また、非同期バスインターフェイスへのウエイトが発生しない。つまり、マクロ回路1−3の即時応答性が求められる場合においても、CPU1−1への待ち時間が無く、CPU1−1の処理効率が向上可能となる。
【0034】
[第2の実施の形態]
図4は本発明の第2の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。図4のマイクロコンピュータシステムは、CPU4−1と非同期バス4−2と複数のマクロ回路4−3と非同期バスインターフェイス装置4−4とを備えている。
【0035】
非同期バスインターフェイス装置4−4は、外部レジスタ部4−5と内部レジスタ部4−6と調停部4−7と状態管理制御部1−10と割り込み処理部4−11とを備えている。本実施の形態は、第1の実施の形態における割り込み判定部1−8と割り込み制御部1−9とを合わせた機能を割り込み処理部4−11で行わせるようにしたものである。
【0036】
以下、本実施の形態の動作を図4を用いて説明する。CPU4−1、非同期バス4−2、外部レジスタ部4−5、内部レジスタ部4−6、調停部4−7、状態管理制御部4−10の動作は、それぞれCPU1−1、非同期バス1−2、外部レジスタ部1−5、内部レジスタ部1−6、調停部1−7、状態管理制御部1−10と同様である。
【0037】
割り込み処理部4−11は、内部レジスタ部4−6から出力された内部レジスタ値と所定の割り込み発生条件値とを比較して、一致する場合は、状態管理制御部4−10から割り込み抑制信号が出力されているかどうかを判断する。割り込み処理部4−11は、割り込み抑制信号が出力されていない場合、割り込み発生フラグをオンにして外部の割り込みコントローラに出力し、割り込み抑制信号が出力されている場合、割り込み発生フラグをオフのままとする。以上のように、本実施の形態では、不要な割り込み発生信号を外部に出力しないため、CPU4−1や他のマクロ回路4−3に無用な処理を減らすことができる。
【0038】
[第3の実施の形態]
図5は本発明の第3の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図、図6は図5の非同期バスインターフェイス装置の動作を示すタイミングチャート図である。図5のマイクロコンピュータシステムは、CPU5−1と非同期バス5−2と複数のマクロ回路5−3と非同期バスインターフェイス装置5−4とを備えている。
【0039】
非同期バスインターフェイス装置5−4は、デューティ設定外部レジスタ部5−5aと周期設定外部レジスタ部5−5bとデューティ設定内部レジスタ部5−6aと周期設定内部レジスタ部5−6bと調停部5−7と一致回路5−8aと一致回路5−8bと割り込み制御部5−9と状態管理制御部5−10とフリーランニングカウンタ5−11とPWM出力生成制御部5−12とを備えている。
【0040】
本実施の形態は、同一の非同期バスインターフェイス装置5−4内に、複数のレジスタを持ち、PWM(Pulse Width Modulator)の動作を可能にしたものである。まず、CPU5−1よりデューティ設定外部レジスタ部5−5aもしくは周期設定外部レジスタ部5−5bのいずれかに書き込みデータおよび書き込み要求信号が送られる。このとき、デューティ設定外部レジスタ部5−5aに書き込まれる書き込みデータは、PWM出力パルスのデューティ設定用のデータであり、周期設定外部レジスタ部5−5bに書き込まれる書き込みデータは、PWM出力パルスの周期設定用のデータである。
【0041】
調停部5−7は、CPU5−1からの書き込み要求に応じて調停部5−7内部の書き込み要求フラグをセットする。このとき、調停部5−7は、デューティ設定外部レジスタ部5−5aへのデータ書き込みの場合には、レジスタ部5−5aに対応する書き込み要求フラグをセットし、周期設定外部レジスタ部5−5bへのデータ書き込みの場合には、レジスタ部5−5bに対応する書き込み要求フラグをセットする。
【0042】
そして、調停部5−7は、セットした書き込み要求フラグに応じて、デューティ設定内部レジスタ部5−6aもしくは周期設定内部レジスタ部5−6bに内部レジスタ書き込み信号を送る。調停部5−7は、デューティ設定外部レジスタ部5−5aに対応する書き込み要求フラグをセットした場合には、デューティ設定内部レジスタ部5−6aに内部レジスタ書き込み信号を送り、周期設定外部レジスタ部5−5bに対応する書き込み要求フラグをセットした場合には、周期設定内部レジスタ部5−6bに内部レジスタ書き込み信号を送る。
【0043】
デューティ設定内部レジスタ部5−6aは、調停部5−7から内部レジスタ書き込み信号が出力されると、デューティ設定外部レジスタ部5−5aから出力された書き込みデータを取り込んで蓄積し、内部レジスタ値を一致回路5−8aに送る。一方、周期設定内部レジスタ部5−6bは、調停部5−7から内部レジスタ書き込み信号が出力されると、周期設定外部レジスタ部5−5bから出力された書き込みデータを取り込んで蓄積し、内部レジスタ値を一致回路5−8bに送る。
【0044】
フリーランニングカウンタ5−11は、一定周期毎にカウントアップされる割り込み発生条件値を出力する。そして、フリーランニングカウンタ5−11は、一致回路5−8bから一致信号が出力されると、割り込み発生条件値を初期値(0)にリセットする。
【0045】
一致回路5−8aは、デューティ設定内部レジスタ部5−6aから出力された内部レジスタ値とフリーランニングカウンタ5−11から出力された割り込み発生条件値とを比較して、一致する場合は、割り込み制御部5−9及びPWM出力生成制御部5−12に一致信号を送る。一致回路5−8bは、周期設定内部レジスタ部5−6bから出力された内部レジスタ値とフリーランニングカウンタ5−11から出力された割り込み発生条件値とを比較して、一致する場合は、割り込み制御部5−9及びPWM出力生成制御部5−12に一致信号を送る。
【0046】
PWM出力生成制御部5−12は、状態管理制御部5−10から出力される割り込み抑制信号と、一致回路5−8a,5−8bから出力される一致信号とに基づいて、PWM出力を変化させる。PWM出力生成制御部5−12は、一致回路5−8bから一致信号が出力されると、PWM出力をローレベルからハイレベルに立ち上げ、一致回路5−8aから一致信号が出力されると、PWM出力をハイレベルからローレベルに立ち下げる。
【0047】
状態管理制御部5−10は、CPU5−1から調停部5−7を通じて送られる書き込み要求信号と、データ書き込みの終了後にデューティ設定内部レジスタ部5−6aもしくは周期設定内部レジスタ部5−6bから出力される内部レジスタ書き込み終了信号とに基づき、割り込み抑制信号を生成して割り込み制御部5−9及びPWM出力生成制御部5−12に送る。また、状態管理制御部5−10は、デューティ設定内部レジスタ部5−6aもしくは周期設定内部レジスタ部5−6bから内部レジスタ書き込み終了信号が出力されると、フリーランニングカウンタ5−11をリセットする。
【0048】
割り込み制御部5−9は、一致回路5−8bから出力される一致信号と、状態管理制御部5−10から出力される割り込み抑制信号とを受けて、割り込み発生フラグのオン/オフ制御を行う。
【0049】
次に、図6を用いて本実施の形態の動作をより詳細に説明する。まず、周期設定外部レジスタ部5−5bには、CPU5−1から図6(b)のように書き込みデータ「T1」が予め書き込まれ、デューティ設定外部レジスタ部5−5aには、図6(d)のように書き込みデータ「D1」が予め書き込まれているとする。また、PWM出力はローレベルから始まるものとする。
【0050】
周期設定外部レジスタ部5−5bは、外部レジスタ値「T1」を周期設定内部レジスタ部5−6bへ送り、デューティ設定外部レジスタ部5−5aは、外部レジスタ値「D1」をデューティ設定内部レジスタ部5−6aへ送る。内部レジスタ部5−6bは、調停部5−7からの内部レジスタ書き込み信号に応じて、外部レジスタ部5−5bから出力された書き込みデータを取り込んで内部レジスタ値を図6(c)のように「T1」に書き換え、内部レジスタ部5−6aは、内部レジスタ書き込み信号に応じて、外部レジスタ部5−5aから出力された書き込みデータを取り込んで内部レジスタ値を図6(e)のように「D1」に書き換える。
【0051】
一方、図6の時刻t1でカウントアップが開始された割り込み発生条件値は、時刻t2で周期設定内部レジスタ部5−6bの内部レジスタ値「T1」と一致し、これにより一致回路5−8bから一致信号が出力されるので、PWM出力生成制御部5−12が図6(f)に示すようにPWM出力をハイレベルに立ち上げ、フリーランニングカウンタ5−11が割り込み発生条件値を初期値にリセットする。割り込み制御部5−9は、一致回路5−8bから一致信号が出力され、かつ状態管理制御部5−10から割り込み抑制信号が出力されていないことから、図6(g)に示すように割り込み発生フラグをオンにする。
【0052】
再び割り込み発生条件値のカウントアップが開始され、時刻t3でデューティ設定内部レジスタ部5−6aの内部レジスタ値「D1」と割り込み発生条件値とが一致すると、一致回路5−8aから一致信号が出力されるので、PWM出力生成制御部5−12がPWM出力をローレベルに立ち下げる。時刻t4の動作は時刻t2と同様である。
【0053】
次に、CPU5−1からは、デューティ設定外部レジスタ部5−5aへ書き込みデータ「D2」と書き込み要求信号とが送られる。外部レジスタ部5−5aは、書き込み要求信号に応じて、外部レジスタ値を「D1」から「D2」に書き換える。調停部5−7は、デューティ設定内部レジスタ部5−6aに内部レジスタ書き込み信号を送る。
【0054】
デューティ設定内部レジスタ部5−6aは、調停部5−7から内部レジスタ書き込み信号が出力されると、外部レジスタ部5−5aから出力された書き込みデータを取り込んで内部レジスタ値を「D2」に書き換える。内部レジスタ値が書き換えられ、内部レジスタ部5−6aから内部レジスタ書き込み終了信号が出力されると、状態管理制御部5−10は、フリーランニングカウンタ5−11をリセットする(時刻t5)。
【0055】
再び割り込み発生条件値のカウントアップが開始され、時刻t6でデューティ設定内部レジスタ部5−6aの内部レジスタ値「D2」と割り込み発生条件値とが一致すると、一致回路5−8aから一致信号が出力されるので、PWM出力生成制御部5−12がPWM出力をローレベルに立ち下げる。時刻t7,t8の動作はそれぞれ時刻t2,t6と同様である。
【0056】
次に、CPU5−1からは、周期設定外部レジスタ部5−5bへ書き込みデータ「T2」と書き込み要求信号とが送られる。外部レジスタ部5−5bは、書き込み要求信号に応じて、外部レジスタ値を「T1」から「T2」に書き換える。調停部5−7は、周期設定内部レジスタ部5−6bに内部レジスタ書き込み信号を送る。
【0057】
周期設定内部レジスタ部5−6bは、調停部5−7から内部レジスタ書き込み信号が出力されると、外部レジスタ部5−5bから出力された書き込みデータを取り込んで内部レジスタ値を「T2」に書き換える。内部レジスタ値が書き換えられ、内部レジスタ部5−5bから内部レジスタ書き込み終了信号が出力されると、状態管理制御部5−10は、フリーランニングカウンタ5−11をリセットする(時刻t9)。
【0058】
ここで、時刻t9においても、時刻t2,t4,t7と同じように割り込み発生フラグがオンとなるはずであるが、外部レジスタ部5−5bにおけるレジスタ値の書き換え開始時から内部レジスタ部5−6bにおけるレジスタ値の書き換え終了時までの期間を割り込み抑制期間として、状態管理制御部5−10が割り込み抑制信号を生成するため、割り込み制御部5−9は、一致回路5−8bから一致信号が出力されても、割り込み発生フラグを変化させずオフのままとする。時刻t10の動作は時刻t6と同様である。
【0059】
時刻t11で周期設定内部レジスタ部5−6bの内部レジスタ値「T2」と割り込み発生条件値とが一致すると、一致回路5−8bから一致信号が出力されるので、PWM出力生成制御部5−12がPWM出力をハイレベルに立ち上げ、フリーランニングカウンタ5−11が割り込み発生条件値をリセットし、割り込み制御部5−9が割り込み発生フラグをオンにする。
【0060】
[第4の実施の形態]
図7は本発明の第4の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。図7のマイクロコンピュータシステムは、CPU6−1a,6−1bと非同期バス6−2と非同期バスインターフェイス装置であるウオッチドックタイマ(Watch Dog Timer 、以下、WDTと略する)6−4aと割り込み制御部6−4bとバス・ドライバ6−5a,6−5b,6−6a,6−6bとセンサ6−7a,6−7bと出力装置(デジタルパネル)6−8とを備えている。
【0061】
図8は図7のWDT6−4aの構成を示すブロック図である。WDT6−4aは、外部WDTレジスタ部7−5と内部WDTレジスタ部7−6と調停部7−7と割り込み判定部7−8と割り込み制御部7−9とを備えている。本実施の形態は、センサ6−7aの出力結果をCPU6−1a、非同期バス6−2を介して出力装置6−8に表示し、またセンサ6−7bの出力結果をCPU6−1b、非同期バス6−2を介して出力装置6−8に表示するシステムであり、WDT6−4aの利用許可時間を設定するレジスタに対して第1の実施の形態の構成を適用した例である。本実施の形態では、CPU6−1bがバスマスタ、CPU6−1aがバススレーブとなっている。
【0062】
CPU6−1bが非同期バス6−2を利用している場合は、バス・ドライバ6−6aがインアクティブ(非活性)状態、バス・ドライバ6−6bがアクティブ(活性)状態となっており、CPU6−1bからバス・ドライバ6−6b及び非同期バス6−2を介してセンサ6−7bの出力結果が出力装置6−8に表示される。
【0063】
CPU6−1aが非同期バス6−2を利用したいときは、CPU6−1b側の割り込み制御部6−4bに対してバス利用要求を送出する。これにより、割り込み制御部6−4bは、CPU6−1bに対して割り込みをかける。CPU6−1bは、CPU6−1aに非同期バス6−2の利用を許可してもよい場合は、WDT6−4aに利用許可時間を設定する。すなわち、CPU6−1bは、非同期バス6−2を通じて、WDT6−4aの外部WDTレジスタ部7−5へ書き込みデータ(利用許可時間)と書き込み要求信号とを送る。
【0064】
外部WDTレジスタ部7−5は、書き込み要求信号に応じて書き込みデータを取り込む。調停部7−7は、CPU6−1bからの書き込み要求に応じて内部WDTレジスタ部7−6に内部レジスタ書き込み信号を送る。内部WDTレジスタ部7−6は、調停部7−7から内部レジスタ書き込み信号が出力されると、外部WDTレジスタ部7−5から出力された書き込みデータを取り込んで内部レジスタ値の書き換えを行う。
【0065】
CPU6−1bは、WDT6−4aに利用許可時間を設定した後、CPU6−1aに対してバス利用許可を出力する。これにより、バス・ドライバ6−6aがアクティブ状態、バス・ドライバ6−6bがインアクティブ状態となり、CPU6−1aからバス・ドライバ6−6a及び非同期バス6−2を介してセンサ6−7aの出力結果が出力装置6−8に表示される。
【0066】
次に、WDT6−4aの割り込み判定部7−8は、内部レジスタ値の書き換え時からの経過時間を計測するタイマを備えており、内部WDTレジスタ部7−6から出力された内部レジスタ値(利用許可時間)と計測中の経過時間とを比較する。そして、割り込み判定部7−8は、内部レジスタ値と経過時間とが一致する場合は、割り込み制御部7−9とCPU6−1b側の割り込み制御部6−4bにバス利用完了割り込み信号を送る。
【0067】
状態管理制御部7−10は、CPU6−1bから調停部7−7を通じて送られる書き込み要求信号と内部WDTレジスタ部7−6から出力される内部レジスタ書き込み終了信号とに基づき、第1の実施の形態と同様に割り込み抑制信号を生成して割り込み制御部7−9に送る。
【0068】
割り込み制御部7−9は、割り込み判定部7−8から出力されるバス利用完了割り込み信号と、状態管理制御部7−10から出力される割り込み抑制信号とを受けて、割り込み発生フラグのオン/オフ制御を行う。割り込み制御部7−9は、バス利用完了割り込み信号が出力され、かつ割り込み抑制信号が出力されていない場合には、割り込み発生フラグをオンにし、バス利用完了割り込み信号が出力され、かつ割り込み抑制信号が出力されている場合には、割り込み発生フラグをオフのままとする。
【0069】
CPU6−1b側の割り込み制御部6−4bは、WDT6aからバス利用完了割り込み信号が出力され、かつ割り込み発生フラグがオンの場合には、CPU6−1bに対してバス利用完了割り込みをかける。このバス利用完了割り込みに応じて、CPU6−1bは、CPU6−1aに対するバス利用許可を解除する。これにより、バス・ドライバ6−6aがインアクティブ状態、バス・ドライバ6−6bがアクティブ状態となり、CPU6−1bが非同期バス6−2を利用する状態に戻る。
【0070】
本実施の形態では、利用許可時間の設定後に、直ちにCPU6−1aが非同期バス6−2を利用する動作が可能となる利点を持ち、非同期バス6−2の利用頻度がCPU6−1aと比較してCPU6−1bの方が大きい場合に特に有効である。
【0071】
【発明の効果】
本発明によれば、外部レジスタ部におけるデータ保存のタイミングと内部レジスタ部におけるデータ保存のタイミングとのずれを認識して、このずれの期間における割り込み発生を抑制する状態管理制御部を設けることにより、外部レジスタ部におけるデータ保存のタイミングと内部レジスタ部におけるデータ保存のタイミングとのずれを認識して、このずれの期間を割り込み抑制期間とするので、外部レジスタ部と内部レジスタ部の書き込みタイミングの差による誤った割り込みの発生を防ぐことができる。その結果、従来のようなソフトウエアによる待ち時間・一定時間の確保が不要となる。また、非同期バスインターフェイスへのウエイトが発生しない。つまり、マクロ回路の即時応答性が求められる場合においても、マイクロコンピュータへの待ち時間が無く、マイクロコンピュータの処理効率を向上させることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。
【図2】 図1の非同期バスインターフェイス装置の動作を示すタイミングチャート図である。
【図3】 図1の非同期バスインターフェイス装置の割り込み制御部と状態管理制御部の動作を示すフローチャート図である。
【図4】 本発明の第2の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。
【図5】 本発明の第3の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。
【図6】 図5の非同期バスインターフェイス装置の動作を示すタイミングチャート図である。
【図7】 本発明の第4の実施の形態となる非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。
【図8】 図7のウオッチドックタイマの構成を示すブロック図である。
【図9】 従来の非同期バスインターフェイス装置を備えたマイクロコンピュータシステムの構成を示すブロック図である。
【図10】 図9の非同期バスインターフェイス装置の調停部の動作を示すフローチャート図である。
【図11】 図9の非同期バスインターフェイス装置の問題点を説明するタイミングチャート図である。
【図12】 図9の非同期バスインターフェイス装置の問題点を解決する従来手法を説明するタイミングチャート図である。
【符号の説明】
1−1、4−1、5−1、6−1a、6−1b…CPU、1−2、4−2、5−2、6−2…非同期バス、1−3、4−3、5−3…マクロ回路、1−4、4−4、5−4…非同期バスインターフェイス装置、1−5、4−5、5−5a、5−5b…外部レジスタ部、1−6、4−6、5−6a、5−6b…内部レジスタ部、1−7、4−7、5−7…調停部、1−8…割り込み判定部、1−9、5−9…割り込み制御部、1−10、4−10、5−10…状態管理制御部、4−11…割り込み処理部、5−11…フリーランニングカウンタ、5−12…PWM出力生成制御部、6−4a…ウオッチドックタイマ。
Claims (4)
- 非同期バスとマクロ回路との間に配置される非同期バスインターフェイス装置において、
マイクロプロセッサから前記非同期バスを介して送られた書き込み要求信号に応じて前記マイクロプロセッサの書き込みデータを一時保存する外部レジスタ部と、
前記マイクロプロセッサから書き込み要求信号を受信したとき、マクロ回路の動作クロックに同期して内部レジスタ書き込み信号を生成する調停部と、
前記外部レジスタ部から出力されるデータを前記内部レジスタ書き込み信号が入力されたときに読み込んで一時保存し、この保存しているデータを前記マクロ回路の動作クロックに同期して出力する内部レジスタ部と、
前記内部レジスタから出力されるデータと所定の割り込み発生条件値とを比較し、当該比較結果が一致する場合に割り込み発生信号を出力する割り込み判定部と、
前記外部レジスタ部におけるデータ保存のタイミングと前記内部レジスタ部におけるデータ保存のタイミングとのずれを認識して、このずれの期間における割り込み発生を抑制するための割り込み抑制信号を出力する状態管理制御部と、
前記割り込み発生信号と前記割り込み抑制信号とに基づいて、前記マクロ回路への割り込みの発生を決定する割り込み発生フラグを出力する割り込み制御部とを備えることを特徴とする非同期バスインターフェイス装置。 - 非同期バスから出力されるデータを保存する外部レジスタと、
前記外部レジスタに保存されているデータをマクロ回路の動作するクロックに同期して取り込む内部レジスタと、
前記内部レジスタが前記外部レジスタに保存されているデータの取り込みを開始するための内部レジスタ書き込み信号を生成する調停部と、
前記内部レジスタに取り込まれたデータと所定の割り込み発生条件値とを比較し、当該比較結果が一致する場合に割り込み発生信号を出力する割り込み判定部と、
前記割り込み発生信号を入力し、前記マクロ回路への割り込み発生を制御する割り込み制御部とを備え、
前記内部レジスタは、前記外部レジスタに保存されているデータの取り込みが完了したときに内部レジスタ書き込み終了信号を出力し、前記割り込み制御部は、前記内部レジスタ書き込み信号と前記内部レジスタ書き込み終了信号とに基づいて前記マクロ回路への割り込み発生を制御することを特徴とする非同期バスインターフェイス装置。 - 請求項2記載の非同期バスインターフェイス装置において、
前記内部レジスタ書き込み信号と前記内部レジスタ書き込み終了とから割り込み抑制信号を生成する状態管理制御部を備え、
前記割り込み制御部は、前記割り込み抑制信号を入力することを特徴とする非同期バスインターフェイス装置。 - 請求項1乃至3のいずれか1項に記載の非同期バスインターフェイス装置において、
前記割り込み判定部は、一定周期毎にカウントアップするカウンタと、前記内部レジスタに取り込まれたデータと前記カウンタのカウント値を比較する一致回路を有することを特徴とする非同期バスインターフェイス装置。
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