JP6029433B2 - マイコン - Google Patents
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Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
マイコン(1)は、CPU(2)と、所定のパラメータに基づいて外部機器を制御する周辺モジュール(4)と、ネットワーク(92)を介して他の装置(91)と通信可能な通信インターフェース(3、7)とを備える。
項1において、前記周辺モジュールは、外部に接続される装置(93)を駆動するためのパルス幅変調された制御信号を生成可能に構成される。前記パラメータは前記パルス幅変調のデューティを指定するための値である。前記通信インターフェースは、前記ネットワークを経由して前記通信インターフェースに入力される、前記パラメータを前記現状値から前記更新値に更新すべき補正時刻(tevent)を、前記第2レジスタに書き込み可能に構成される。前記パラメータ更新プログラムは、前記補正時刻において前記パラメータが採るべき値を、前記更新値として算出するためのプログラムである。
項2において、前記通信インターフェースは、1個以上のデータを保持可能で、保持されるデータを入力された順序と同じ順序で出力する第1バッファ(13)を備える。前記補正時刻を前記第1バッファに書き込み、前記第1レジスタに保持される値と前記第2レジスタに保持される値を比較して一致したときに、前記第1バッファの出力を前記第2レジスタに書き込み可能に構成される。
項2において、前記周辺モジュール割り込みは、割り込み選択回路(9)を介して、前記周辺モジュールに接続される。
項2において、前記周辺モジュール割り込みは、前記周辺モジュールに直接接続される。
項5において、前記PWM生成回路は、3相の前記制御信号を生成可能に構成され、前記周辺モジュールは、前記3相の前記制御信号毎に挿入される可変遅延回路(30_U,30_V,30_W)と、前記可変遅延回路に遅延量を供給する位相調整回路(29)と、前記位相調整回路に位相調整用パラメータを供給する位相レジスタ(18)をさらに備える。
項1において、前記周辺モジュールは、外部に接続される装置(93)を制御するためのパルス幅変調された制御信号を生成可能に構成される。前記パラメータは前記パルス幅変調のデューティを表す値である。
項7において、前記周辺モジュールは、外部に接続される複数の装置(93_1、93_2)を制御するため、それぞれパルス幅変調された複数組の制御信号を生成可能に構成される。前記パラメータは前記複数組の制御信号のそれぞれに対応する前記パルス幅変調のデューティを表す複数組の値である。
実施の形態について更に詳述する。
図1は、実施形態1に係るマイコンの構成を表すブロック図である。マイコン1は、CPU2と、所定のパラメータに基づいて外部機器を制御する周辺モジュール4と、ネットワーク92を介して他の装置91と通信可能な通信インターフェース3と、メモリ5を備え、互いがバス6を介して接続されている。マイコン1は、例えば公知の設計技術、製造技術により、単一基板上に形成される集積回路(LSI: Large Scale Integrated circuit)として構成することができる。
図4は、実施形態2に係るマイコンの構成を表すブロック図である。マイコン1に含まれる通信インターフェース3は、実施形態1に示した通信インターフェース3に対してさらに、イベントバッファ13を備える。イベントバッファ13は、複数のレジスタ15_1、15_2を含んで構成され、バス6から書き込まれた補正時刻を、書き込まれた順序で、イベントレジスタ12に転送する。イベントバッファ13は例えばFIFO(First In First Out)として動作するシフトレジスタで構成することができる。時刻レジスタ11の値とイベントレジスタ12の値が一致したときに、イベントバッファ13に格納される最も古い値を、イベントレジスタ12に転送し、FIFOで構成したときは、以後の値を順次シフトする。イベントバッファ13を設けることにより、CPU2は、受信した補正時刻tevent(0), tevent(1), tevent(2), …を順次、イベントバッファ13に書き込むことができる。イベントバッファ13を設けない場合には、ローカル時刻tclcokが補正時刻tevent(0)に至る以前に、次の補正時刻tevent(1)をイベントレジスタ12に書き込むと、補正時刻tevent(0)におけるパラメータの更新が、欠落することとなる。また、次の補正時刻tevent(1)をイベントレジスタ12に書き込む時刻がtevent(1)以降になると、補正時刻tevent(1)におけるパラメータの更新が、欠落することとなる。そこで、補正時刻tevent(1)をイベントレジスタ12に書き込むタイミングは、制限される。例えば、ローカル時刻tclcokが補正時刻tevent(0)に一致したときに発生するCPU割り込みINT_Cの割り込み処理ルーチンにおいて、次の補正時刻tevent(1)をイベントレジスタ12に設定すればよい。この場合には、受信した補正時刻tevent(0), tevent(1), tevent(2), …は、メモリ5に格納しておく。本実施形態に示したように、イベントバッファ13を設けることにより、CPU2から通信インターフェース3に補正時刻を書き込むタイミングの制限を緩和することができ、また、CPU割り込みINT_Cの割り込み処理ルーチンの負荷を軽減することができる。
図11は、実施形態3に係るマイコンの構成を表すブロック図である。実施形態3に係るマイコンは、実施形態2に係るマイコンが、2個の周辺モジュール4としてタイマモジュール4_1と4_2を備えるのに対し、1個のACモータを駆動する制御信号を生成するために、PWM信号生成部20_3を含む1個の周辺モジュール4_3を備える。PWM信号生成部20_3は、タイマ20_1、20_2とは異なり、直接デューティ値を与えることにより、PWM制御された制御信号を生成し、ポート8を介してマイコン1の端子32から出力する。CPU2,通信インターフェース3、メモリ5及びエンコーダ19の構成は、実施形態2に係るマイコンと同様であるが、通信インターフェース3から出力される周辺モジュール割り込みINT_Tは、割り込み選択回路9を介すことなく、直接、周辺モジュール4_3に入力される。
図15は、実施形態4に係るマイコンの構成を表すブロック図である。実施形態4に係るマイコンは、図11に示した実施形態3に係るマイコンに対して、さらに、PWM信号生成部20_3の後段に、U相、V相、W相の出力にそれぞれ可変遅延回路30_U,30_V,30_Wと、それを制御する位相調整回路29と、位相調整回路29にU相、V相、W相の位相を供給する位相レジスタ18を備える。
図17は、実施形態5に係るマイコンの構成を表すブロック図である。図4に示した実施形態2に係るマイコンを簡略化し、産業用モータの制御補正でなく、産業用モータの起動のみに応用した例を示す。また、複数モータを同時に起動するとし、1台目のモータはタイマモジュール4_1、2台目のモータはタイマモジュール4_2で制御する。通信インターフェース3は、同期通信部10、時刻レジスタ11、比較回路14の他に、2個のイベントレジスタ12_1と12_2を備え、例えばIEEE1588規格に準拠する同期Etherのプロトコル処理を実行する。比較回路14は、時刻レジスタ11に格納されるローカル時刻と、イベントレジスタ12_1と12_2に格納される時刻とを比較して、いずれかと一致するとCPU割り込みINT_Cを発行し、イベントレジスタ12_1と12_2と一致するとそれぞれタイマ割り込みINT_T1とINT_T2を発行する。タイマ割り込みINT_T1とINT_T2は、割り込み選択回路9により、それぞれタイマモジュール4_1と4_2に供給されるように選択されている。CPU2、メモリ5、バス6、Ether回路7、タイマモジュール4_1と4_2の構成、ポート8_1と8_2、及び、エンコーダ信号入力部19は、図4に示した実施形態2に係るマイコンと同様である。
2 CPU
3 通信インターフェース
4 周辺モジュール
5 メモリ
6 バス
7 物理インターフェース(Ether回路)
8 ポート
9 割り込み選択回路
10 同期通信部
11 時刻レジスタ
12 イベントレジスタ
13 イベントバッファ
14 比較回路
15 FIFOレジスタ
16、26 内部バス
17 デューティバッファ
18 位相レジスタ
19 エンコーダ信号入力回路
20 外部機器制御信号生成回路
21 コンペアレジスタ
22 バッファレジスタ
23 転送制御部
24 カウンタ
25 デッドタイムレジスタ
27 比較器
28 出力制御部
29 位相調整回路
30 可変遅延回路
31 ネットワークインターフェース信号入出力端子
32 外部機器制御信号出力端子
33 エンコーダ信号入力端子
90 マスターデバイス
91 スレーブデバイス
92 ネットワーク
93 モータ
94 インバータ
95 エンコーダ
INT_C CPU割り込み
INT_T 周辺モジュール割り込み
Claims (8)
- CPUと、所定のパラメータに基づいて外部機器を制御する周辺モジュールと、ネットワークを介して他の装置と通信可能な通信インターフェースとを備え、
前記通信インターフェースは、前記ネットワークを介する通信に基づいて前記他の装置と同期を保たれる時刻を保持する第1レジスタと、第2レジスタと、前記第1レジスタに保持される値と前記第2レジスタに保持される値を比較して一致したときに、前記CPUに対してCPU割り込みを発行し、前記周辺モジュールに対して周辺モジュール割り込みを発行する、比較回路を備え、
前記周辺モジュールは、前記パラメータの現状値を保持する第3レジスタと、前記パラメータの更新値を保持する第4レジスタとを備え、前記現状値に基づいて前記外部機器を制御する制御信号を生成可能に構成され、
前記CPUは、前記CPU割り込みにより、前記パラメータの前記更新値の算出を開始し、前記更新値を前記第4レジスタに書き込むための、パラメータ更新プログラムを実行可能であり、
前記周辺モジュールは、前記周辺モジュール割り込みにより、前記第4レジスタに格納される値を前記第3レジスタに転送可能に構成される、マイコン。 - 請求項1において、前記周辺モジュールは、外部に接続される装置を駆動するためのパルス幅変調された制御信号を生成可能に構成され、前記パラメータは前記パルス幅変調のデューティを規定するための値であり、
前記通信インターフェースは、前記ネットワークを経由して前記通信インターフェースに入力される、前記パラメータを前記現状値から前記更新値に更新すべき補正時刻を、前記第2レジスタに書き込み可能に構成され、
前記パラメータ更新プログラムは、前記補正時刻において前記パラメータが採るべき値を、前記更新値として算出するためのプログラムである、マイコン。 - 請求項2において、前記通信インターフェースは、1個以上のデータを保持可能で、保持されるデータを入力された順序と同じ順序で出力する第1バッファを備え、前記補正時刻を前記第1バッファに書き込み、前記第1レジスタに保持される値と前記第2レジスタに保持される値を比較して一致したときに、前記第1バッファの出力を前記第2レジスタに書き込み可能に構成される、マイコン。
- 請求項2において、前記周辺モジュール割り込みは、割り込み選択回路を介して、前記周辺モジュールに接続される、マイコン。
- 請求項2において、前記周辺モジュール割り込みは、前記周辺モジュールに直接接続され、
前記周辺モジュールは、PWM生成回路と、前記第4レジスタを含み、1個以上のデータを保持可能で、保持されるデータを入力された順序と同じ順序で出力する第2バッファを備え、前記PWM生成回路は、前記第3レジスタに保持される前記現状値に基づいてパルス幅変調された前記制御信号を生成可能に構成され、前記周辺モジュール割り込みが入力されたときに、前記第2バッファから出力される値を前記第3レジスタに転送可能に構成される、マイコン。 - 請求項5において、前記PWM生成回路は、3相の前記制御信号を生成可能に構成され、前記周辺モジュールは、前記3相の前記制御信号毎に挿入される可変遅延回路と、前記可変遅延回路に遅延量を供給する位相調整回路と、前記位相調整回路に位相調整用パラメータを供給する位相レジスタをさらに備える、マイコン。
- 請求項1において、前記周辺モジュールは、外部に接続される装置を制御するためのパルス幅変調された制御信号を生成可能であり、前記CPUに対して前記CPU割り込みとは異なる他のCPU割り込みを発行可能に構成され、前記パラメータは前記パルス幅変調のデューティを表す値であり、
前記CPUは、前記他のCPU割り込み応答して、前記パラメータ更新プログラムを実行可能であり、
前記通信インターフェースは、前記ネットワークを経由して前記通信インターフェースに入力される起動時刻を、前記第2レジスタに書き込み可能に構成され、
前記パラメータ更新プログラムは、初期設定動作時に前記パラメータの初期値を前記第3レジスタに書き込み、前記起動時刻における前記CPU割り込みに対応して、前記CPU割り込みを禁止し、前記他のCPU割り込みを許可する、マイコン。 - 請求項7において、前記周辺モジュールは、外部に接続される複数の装置を制御するため、それぞれパルス幅変調された複数組の制御信号を生成可能に構成され、前記パラメータは前記複数組の制御信号のそれぞれに対応する前記パルス幅変調のデューティを表す複数組の値であり、
前記通信インターフェースは、前記複数組の制御信号のそれぞれに対応する複数の前記第2レジスタを備え、前記ネットワークを経由して前記通信インターフェースに入力される、前記複数組の制御信号のそれぞれに対応する前記起動時刻を、前記複数の第2レジスタのそれぞれに書き込み可能に構成され、
前記比較回路は、前記第1レジスタに保持される値と前記複数の第2レジスタに保持される値を比較して一致したときに、前記周辺モジュールに対して前記複数組の制御信号のそれぞれに対応する複数の周辺モジュール割り込みを発行可能に構成され、
前記周辺モジュールは、前記複数組の制御信号のそれぞれに対応する複数の前記第3レジスタと前記第4レジスタとを備え、前記複数組の制御信号のそれぞれに対応する前記現状値に基づいて前記複数組の制御信号を生成可能に構成され、
前記周辺モジュールは、前記複数の周辺モジュール割り込みにより、対応する前記第4レジスタに格納される値を対応する前記第3レジスタに転送可能に構成される、マイコン。
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