JP2968060B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
の構成に関するものであり、より詳しくは、そのデータ
記憶部の構成に関するものである。

【０００２】

【従来の技術】ＶＬＳＩ技術の進展にともなって、マイ
クロプロセッサの価格が低下し、信頼性が向上したため
に、多数のマイクロプロセッサを連結して高速にデータ
処理を行う並列処理が盛んになってきている。ところ
が、多数のマイクロプロセッサに分割された処理を、ま
ったく独立に処理した場合、不都合が生じる場合があ
る。特に、記憶装置などに代表される共有の資源を複数
の処理（以後、プロセスという）が同時に使用する場
合、同時に使用できるプロセスを一つに制限し排他的に
実行させなければ、処理の整合性が保証されない場合が
多い。

【０００３】このような問題を解決するために、従来型
のマイクロプロセッサでは、例えばテスト・アンド・セ
ット命令によってプロセッサの資源管理を行ってきた。

【０００４】例えば、三菱電機（株）発行の「三菱Ｍ３
２ファミリＭＰＵ Ｍ３２／１００Ｍ３３２１０ ユー
ザーズマニュアル」の２２２ページから２２３ページに
は、排他制御を実現するためのＢＳＥＴＩ命令について
記載されている。ＢＳＥＴＩ命令の機能は、セット ビ
ット ウィズ インターロック(setbit with interloc
k)であり、指定されたビットの値を反転したものをZ フ
ラグ(Z flag)にコピーし、その後そのビットがセットさ
れる。このとき、この２つの操作はバスをロックして行
われる。

【０００５】また、プレンティス ホール社(Prentice-
Hall Inc.(Englewood Cliffs,NJ 07632)) 発行の "シリ
ーズ 32000 プログラマーズ リファレンス マニュア
ル(Series 32000 Programmer's Reference Manual)" の
6-185 ページから6-187 ページにもほぼ同様の記述があ
り、ＳＢＩＴＩ命令によりメモリまたはレジスタの内容
がプロセッサステータスレジスタ（ＰＳＲ）のＦフラグ
にコピーされた後、内容が１にセットされ、この間ＣＰ
Ｕのインターロック オペレーション(Interlocked Ope
ration) 出力ピンがアクティブ状態となり、セマフォー
ビットに対するアクセスがインターロック（連結）され
ることが述べられている。

【０００６】上述の従来例は、いわゆるＣＩＳＣ（Comp
lex Instruction Set Computer) 型に属するマイクロプ
ロセッサであり、ＢＳＥＴＩ、ＳＢＩＴＩなどのマクロ
命令を、複数ステップのマイクロプログラムの実行によ
って実現している。これらの命令実行中に、他のプロセ
ッサからの割り込みによって処理が中断し、命令実行の
一貫性が保証されなくなることを防止するために、バス
をロックしたり、連結操作信号をアクティブにしたりし
ている。

【０００７】ところが、このような方式をとると、命令
フェッチ、データフェッチ、実行、結果の格納などを流
れ処理的に行うパイプライン処理構造をもつ一般的なプ
ロセッサの場合、命令実行のパイプライン段における実
行サイクル数が増加するために、当該パイプライン段に
続く段が空になり、また、先行する段のデータの移動が
停止するため、パイプラインの詰まり（パイプラインス
トール）が発生し、処理効率が低下することとなる。

【０００８】このような問題を解決するために、一つの
命令を原則的には１マシンサイクルで実行することを特
徴とする、いわゆるＲＩＳＣ（ReducedInstruction Set
Computer) 型のプロセッサが提唱され、ＲＩＳＣアー
キテクチャに基づく商用マイクロプロセッサが既に販売
されている。

【０００９】代表的なＲＩＳＣマイクロプロセッサとし
て知られているＡｍ２９０００の命令セットが、日経Ｂ
Ｐ社発行の「日経データプロ・マイクロプロセッサ」の
MC1-303-151 ページからMC1-303-163 ページに開示され
ている。命令を１クロックサイクルで実行するＡｍ２９
０００の場合、テスト・アンド・セットのように複雑な
手順の実行が必要となる命令はサポートされていない。
上記公知資料によると、スーパバイザ・モードと呼ばれ
る特権モードでのみアクセス可能な専用レジスタ（現行
プロセッサ・ステータス・レジスタ）の第９ビットをア
クティブにすることによって、プロセッサのＬＯＣＫピ
ンがアクティブになり、他のプロセッサからＢＲＥＱ信
号によるバス解放要求が入力されてもバスを解放しない
ように制御される。そしてこの機能により、処理の一貫
性を保つことができる。

【００１０】

【発明が解決しようとする課題】以上述べたように、従
来のＣＩＳＣプロセッサの場合、テスト・アンド・セッ
トのような複雑な命令を実行すると、パイプライン処理
効率が低下するという問題点がある。逆に、１命令を１
クロックサイクルで実行するＲＩＳＣプロセッサの場
合、テスト・アンド・セットのように複雑な命令をハー
ドウェアで実現できないという問題点がある。

【００１１】上述のＡｍ２９０００の場合、排他制御を
実現しようとすると、まず、スーパバイザ・モードの設
定を行い、専用レジスタに書き込みを行いＬＯＣＫ信号
ピンをアクティブ状態にしてバスを占有し、排他制御を
行うべき資源を代表するメモリアドレスの読み出しを行
い、読み出し結果の判定を行い、例えば読み出し結果が
「０」であった場合、同一アドレスに対して「１」を書
き込み、その後専用レジスタに再書き込みを行いＬＯＣ
Ｋ信号ピンを非アクティブ状態とし、バスを他のプロセ
ッサに解放するという手順をソフトウェアで実行する必
要がある。このように、複雑な手続きを実行しなければ
ならないので、プログラム実行効率がきわめて悪い上
に、この間、バスを占有し続けるために他のプロセスの
実行を妨げる可能性が強い。

【００１２】本発明は、以上のような問題点を解決する
ためになされたものであり、簡単な命令の少数の組み合
わせによって、排他制御が実現できるマイクロプロセッ
サを提供することを目的としている。

【００１３】

【課題を解決するための手段】この発明に係るマイクロ
プロセッサは、排他制御を実現するために用いられる一
連の命令が実行中であることを記憶する手段を導入する
ことにより、同種の命令の実行を遅延させるデータ記憶
装置をマイクロプロセッサに付与したものである。

【００１４】

【作用】この発明においては、例えばテスト・アンド・
ロック命令が与えられたとき、このデータ記憶装置がロ
ック状態ではなく、かつ、同時に与えられたアドレスに
したがってメモリを読み出した結果データが「０」であ
った場合のみマイクロプロセッサに付与されたデータ記
憶装置をロック状態（第２の状態）とし、かつ条件コー
ドとして「０」を出力し、この結果の条件コードが
「０」であることに従って、セット・アンド・アンロッ
ク命令が与えられたとき、上記アドレスに「１」を書き
込むと同時にデータメモリのロック状態を解除し非ロッ
ク状態（第１の状態）とする。

【００１５】

【実施例】以下、この発明の実施例を図に従って説明す
る。

【００１６】図１はこの発明に係るマイクロプロセッサ
のデータ記憶部を示しており、図において、１はデータ
記憶部、１００は入力ラッチであり、１０１，１０２，
１０３はその制御ビットラッチ部，アドレスラッチ部，
入力データラッチである。２００はアドレス指定型、即
ちアドレスを指定することによりデータの読出し，書き
込みが可能な、第１の記憶手段としてのメモリ部、３０
０は出力ラッチ部であり、３０１，３０２はその条件コ
ードラッチ部，出力データラッチ部，３０３はロック状
態ラッチ部である。また、４０１はＮＡＮＤゲート、４
０２はハードウェアリセット時に、非ロック状態（第１
の状態）に初期設定するためのＡＮＤゲート、４０３は
第２の記憶手段としてのセット・リセット・フリップフ
ロップ、４０４，４０６，４０８はインバータ、４０５
はＡＮＤゲート、４０７はＮＯＲゲートである。

【００１７】次に動作について説明する。パイプライン
制御に従って、制御情報、アドレス、およびデータを有
する情報がデータメモリ部１に到着したとき、入力ラッ
チ１００のコントロールビット部１０１には図示されて
いない命令デコーダによってデコードされた結果の制御
信号（Ｒ／バーＷ、Ｔ＆Ｌ、Ｓ＆Ｕ）が、アドレス部１
０２には排他制御の対象となる資源を代表するデータを
指し示すメモリアドレスが、またデータ部１０３には、
メモリに書き込むべきデータが、タイミング信号φの立
ち上がりに従ってそれぞれラッチされる。

【００１８】マイクロプロセッサの命令セットのうち、
テスト・アンド・ロック命令が与えられたときには、コ
ントロールビット部１０１の制御ビットはＲ／バーＷ＝
１、Ｔ＆Ｌ＝１、Ｓ＆Ｕ＝０となる。このとき、メモリ
２００から読み出したデータの最下位ビットがインバー
タ４０６によって反転されてＮＡＮＤゲート４０１の第
２の入力として入力される。ＮＡＮＤゲート４０１の他
の２入力はＴ＆Ｌビットと、ロック状態ラッチ３０３出
力の反転出力であり、これらの入力がすべて「１」とな
ったとき、ＮＡＮＤゲート４０１の出力が「０」とな
り、ＳＲフリップフロップ４０３（以下、ＳＲＦＦとい
う）がセットされ、メモリがロック状態であることを記
憶する。すなわち、テスト・アンド・ロック命令が与え
られ、この命令に付随するアドレスの示すデータの内容
が「０」であり、かつメモリが非ロック状態であると
き、ロック状態に遷移させるべく制御される。

【００１９】また、テスト・アンド・ロック命令が与え
られても、すでに当該アドレスがセットされている場合
（ロック不可能状態１という）、またはすでに先行する
テスト・アンド・ロック命令によってメモリがロックさ
れている場合（ロック不可能状態２という）には、ＯＲ
ゲート４０７の出力が「１」となるため、ＡＮＤゲート
４０５の出力が「１」となり、出力ラッチ３００の条件
コード部３０１に「１」がラッチされ、テスト・アンド
・ロック命令の実行が不成功であったことを記憶する。
また、このときＳＲＦＦ４０３に対してはセットもリセ
ットもされないので、ロック状態ラッチ部３０３にはも
との状態が保存される。

【００２０】テスト・アンド・ロック命令を実行した結
果、条件コードが「０」となり、実行が成功した場合、
次にセット・アンド・アンロック命令が発行される。セ
ット・アンド・アンロック命令は、これと対をなすテス
ト・アンド・ロック命令実行時に用いたメモリアドレス
と、データ「１」を伴っている。また、コントロールビ
ット部１０１の制御ビットはＲ／バーＷ＝０、Ｔ＆Ｌ＝
０、Ｓ＆Ｕ＝１となっている。このとき、入力ラッチ１
００にラッチされているデータ「１」が、当該アドレス
に書き込まれて排他制御対象の資源を占有中であること
を示す。また、Ｓ＆Ｕ信号がインバータ４０４で反転さ
れ、さらにＡＮＤゲート４０２を介してＳＲＦＦ４０３
に与えられ、ＳＲＦＦをリセットしてロック状態を解除
する。

【００２１】以上の説明から明らかなように、本実施例
でいうところの「ロック」は、ロック期間中における新
たなテスト・アンド・ロック命令の実行禁止を意味して
おり、従来のマイクロプロセッサのようにバス獲得要求
を全面的に禁止し、他のプロセスの実行を阻害する類の
ものではない。

【００２２】次に、セット・アンド・アンロック命令の
実行後、排他的に割り当てられる資源を使用する処理が
実行される。排他的な処理を実行した後、上記アドレス
に「０」を書き込み、当該資源を他のプロセスに対して
解放する。

【００２３】排他的なプロセス実行を行うための以上の
手順を、図２のフローチャートに示す。

【００２４】図２において、ステップＳ１においてテス
ト・アンド・ロック命令を実行し、ステップＳ２におい
て、条件コードＣＣが１であるか否かを判定する。その
判定結果が１であればステップＳ１に戻り、その判定結
果が１以外であればステップＳ３に進む。ステップＳ３
において、セット・アンド・アンロック命令を実行し、
ステップＳ４において、排他実行部の実行が行なわれ
る。そして、ステップＳ５において、リセットのための
ゼロ書き込み命令が実行される。なお、ステップＳ２に
おいて、ステップＳ１に戻るテスト・アンド・セット命
令の遅延動作は実際にはソフトウエアで行なわれる。

【００２５】なお、この図２において、〔Ａ〕は対象と
するアドレスがＡ番地であること、また〔Ａ，０〕はア
ドレスがＡ番地、データ値が「０」であることを示して
いる。

【００２６】このように、上記実施例では、データ記憶
部に、ロック状態であるか否かを記憶するフリップフロ
ップを設け、ロック状態においては新たにロックを要求
する命令の実行を遅延させることにより次のような効果
が得られる。

【００２７】即ち、テスト・アンド・セット命令のよう
に、処理に要するクロックサイクル数が多く、かつ処理
の一貫性（他のプロセスの影響を受けず、常に正しい結
果を出力する）を保証する必要のある命令の実行中に
は、フリップフロップがデータ記憶部はロック状態であ
る旨を示すので、ロックを要求する命令が同時に実行さ
れるのを防止でき、処理の一貫性を要求する命令を複数
の単純な命令に分割して実行することができ、パイプラ
イン実行効率を向上させることができる。

【００２８】また、分割された命令の実行中は、データ
記憶部はロック状態となっているが、他のプロセスに属
する命令の実行を混合して行うことは可能であり、プロ
セス間で共有されている資源を使用し分割された命令実
行の一貫性を乱す命令の実行のみが自動的に遅延される
ので、特段の制御なしに排他的実行部分を含むマルチプ
ロセスの並列実行を実現することができる。

【００２９】従って、図６に示すような、データ依存性
に従って命令実行順序が動的に決定され、かつ、マルチ
プロセスの並列実行を命令レベル並列で実現するデータ
駆動形（データフロー）マイクロプロセッサに適用した
場合に特に効果が大きい。なお、この図６の中で、６０
１は入力制御部、６０２は待ち合せメモリ部、６０３は
データ記憶部、６０４は演算処理部、６０５はプログラ
ム記憶部、６０６は出力制御部である。

【００３０】また、上記実施例では、当該アドレスに格
納されているデータの判断とロック状態の設定を１サイ
クル命令（テスト・アンド・ロック）とし、また、当該
アドレスのデータ値の書き換えとロック状態の解除（セ
ット・アンド・アンロック）を１サイクル命令としてい
るため、全体として命令実行サイクル数が削減されてお
り、従来型のＲＩＳＣプロセッサと比較しても効率的な
処理が可能となっている。

【００３１】なお、上記実施例では、デコードされた信
号（Ｒ／バーＷ，Ｔ＆Ｌ、Ｓ＆Ｕ）のみを示しており、
命令デコーダを示していないが、命令デコーダを本メモ
リ部にもってもよい。また、命令デコーダなしで、各々
の制御信号が直接与えられてもよい。

【００３２】また、上記実施例では、出力ラッチのデー
タ部３０２にはメモリから読み出したデータが入力され
ているが、図３に示すように入力データとメモリ読み出
し結果の何れかを選択的にラッチするように構成しても
よく、上記実施例と同様の効果を奏する。なお、図３の
中で、４０９は出力トライステート制御付きのデータバ
ッファ、４１０はインバータである。

【００３３】さらに、上記実施例では、クロック信号φ
によってラッチが制御されているが、図４に示すよう
に、２つの入力信号の一致，不一致を検出するＣ素子か
らなるハンドシェイク回路５００，５０１によってラッ
チ信号を発生してもよい。なおこのＣ素子の回路構成例
と動作については、本件出願人による特開昭６３−２０
４３５５号公報に詳述されており、図５にこの公報より
抜粋したその回路構成例を示している。図において、１
０１３（１０１４）はＣ素子であり、Ｒ−Ｓフリップフ
ロップ１０１５，１０１６（１０１７，１０１８）およ
び４入力ＮＡＮＤゲート１１３１（１１４１）、インバ
ータバッファ１１３４，１１３５，１１３９（１１４
４，１１４５，１１４９）、２入力ＮＡＮＤゲート１１
３８（１１４８）から構成されている。なお、１０１１
（１０１２）は４０ビット分のデータラッチであり、１
ビットのラッチ１１１０（１１２０）はインバータバッ
ファ１１１１，１１１２，１１１３（１１２１，１１２
２，１１２３）およびトランスファゲート１１１４，１
１１５（１１２４，１１２５）により構成されている。

【００３４】また図７は図５に示すＣ素子を用いた一般
的なデータ処理装置の構成を示しており、図において、
図５と同一符号は同一のものを示す。図において、１１
０１はメモリ、１１０２は組合せ論理回路である。

【００３５】また、上記実施例では、１ビットの条件コ
ードを出力しているが、テスト・アンド・ロック命令が
不成功に終わった場合に、条件コードによって上記「ロ
ック不可能状態１」によるものであるか、「ロック不可
能状態２」によるものであるかを識別するために条件コ
ードを複数ビットとしてもよい。

【００３６】また、上記実施例では、データ記憶装置が
外部メモリであるか、内部メモリであるか、レジスタで
あるかについては明示していないが、本発明がこれらの
何れの記憶装置に対しても適用可能であることはいうま
でもない。

【００３７】また、上記実施例では、１ビットの比較を
行うテスト・アンド・セット命令のみについて説明した
が、複数ビットの比較を伴うコンペア・アンド・セット
命令のように複合命令の実行の一貫性を保証しなければ
ならない場合に広く適用可能である。

【００３８】

【発明の効果】以上述べたように、本発明に係るマイク
ロプロセッサにおいては、データ記憶部に、該データ記
憶部がロック状態であるか否かを記憶するフリップフロ
ップを設け、ロック状態においては新たにロックを要求
する命令の実行を遅延させるようにしたので、テスト・
アンド・セットの命令のように、処理に要するクロック
サイクル数が多く、かつ処理の一貫性（他のプロセスの
影響を受けず、常に正しい結果を出力する）を保証する
必要のある命令を複数の単純な命令に分割して実行する
ことができ、パイプライン実行効率を向上させることが
できる。

【００３９】また、分割された命令の実行中は、データ
記憶部はロック状態となっているが、他のプロセスに属
する命令の実行を混合して行うことは可能であり、プロ
セス間で共有されている資源を使用し分割された命令実
行の一貫性を乱す命令の実行のみが自動的に遅延される
ので、特段の制御なしに排他的実行部分を含むマルチプ
ロセスの並列実行を実現することができ、今後並列処理
分野において、共有資源の排他的な使用を実現するにあ
たって有効な技術を提供できる効果がある。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサのデータ記憶
部の一構成例を示すブロック図である。

【図２】テスト・アンド・セットを、テスト・アンド・
ロック命令、セット・アンド・アンロック命令、比較命
令、メモリ書き込み命令に分割して実行する場合のフロ
ーチャート図である。

【図３】図１の構成のデータ記憶部において、入力デー
タを保存して出力する経路を付加したデータ記憶部の一
構成例を示すブロック図である。

【図４】図１の構成のデータ記憶部において、入出力ラ
ッチの制御信号としてクロック信号φではなく、ハンド
シェイク制御回路（Ｃ素子）の出力を用いた例を示す図
である。

【図５】Ｃ素子の回路構成例及び、Ｃ素子を用いたデー
タラッチ制御を示す論理回路図である。

【図６】本発明を適用可能なデータ駆動形マイクロプロ
セッサの一構成例を示すブロック図である。

【図７】図５に示すＣ素子を用いた一般的なデータ処理
装置の構成を示すブロック図である。

【符号の説明】

１００ 入力ラッチ １０１ 制御ビットラッチ部 １０２ アドレスラッチ部 １０３ 入力データラッチ部 ２００ メモリ部 ３００ 出力ラッチ部 ３０１ 条件コードラッチ部 ３０２ 出力データラッチ部 ３０３ ロック状態ラッチ部 ４０１ ＮＡＮＤゲート ４０２ ＡＮＤゲート ４０３ セット・リセット・フリップフロップ ４０４ インバータ ４０５ ＡＮＤゲート ４０６ インバータ ４０７ ＮＯＲゲート ４０８ インバータ ４０９ 出力トライステート制御付きのデータバッフ
ァ ４１０ インバータ ５００ Ｃ素子 ５０１ Ｃ素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/46 G06F 12/00 G06F 15/16

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 アドレス指定型の第１の記憶手段と、 該第１の記憶手段の状態を記憶する第２の記憶手段と、 該第１の記憶手段に対するアドレスを伴った第１の命令
   に呼応して当該アドレスに格納されているデータの値が
   第１の状態であり、且つ第２の記憶手段の状態が第１の
   状態であるとき、上記第２の記憶手段の状態を第２の状
   態に設定し、上記第１の記憶手段に対するアドレスを伴
   った第２の命令に呼応して当該アドレスに格納されてい
   るデータの値を第２の状態に設定するとともに上記第２
   の記憶手段の状態を第１の状態に設定し、上記第１の記
   憶手段に対するアドレスと第１の状態を表すデータを伴
   った書き込み命令に呼応して当該データを当該アドレス
   に書き込むべく制御する制御手段とを有するデータ記憶
   部を備えたことを特徴とするマイクロプロセッサ。