JP4208149B2 - プロセッサの効率的な制御をするための方法及び装置 - Google Patents

プロセッサの効率的な制御をするための方法及び装置 Download PDF

Info

Publication number
JP4208149B2
JP4208149B2 JP2004504110A JP2004504110A JP4208149B2 JP 4208149 B2 JP4208149 B2 JP 4208149B2 JP 2004504110 A JP2004504110 A JP 2004504110A JP 2004504110 A JP2004504110 A JP 2004504110A JP 4208149 B2 JP4208149 B2 JP 4208149B2
Authority
JP
Japan
Prior art keywords
vliw
unit
processor
pcu
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004504110A
Other languages
English (en)
Other versions
JP2005525637A (ja
Inventor
ドレッシャー・ヴォルフラム
ポルスト・ウヴェ
Original Assignee
フィリップス・セミコンダクターズ・ドレスデン・アクチェンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フィリップス・セミコンダクターズ・ドレスデン・アクチェンゲゼルシャフト filed Critical フィリップス・セミコンダクターズ・ドレスデン・アクチェンゲゼルシャフト
Publication of JP2005525637A publication Critical patent/JP2005525637A/ja
Application granted granted Critical
Publication of JP4208149B2 publication Critical patent/JP4208149B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3842—Speculative instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)
  • Power Sources (AREA)

Description

【技術分野】
【０００１】
本発明は、デジタル信号プロセッサと、パラレルの演算装置内で作動するプログラムフロー及びデータフローをコントロールするためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラムフロー及び／又はデータフローを機能的に制御するための方法に関する。
【背景技術】
【０００２】
デジタル信号プロセッサ（ＤＳＰ）の場合、増々、そのアーキテクチャがスライス構造を備えるプロセッサが重要になる。この場合、データパスは、スライスに集約され、その際、第１のスライスでのデータ処理は、第２のスライスにおいてパラレルで進行するデータ処理に依存せずに実施される。
【０００３】
これらデジタル信号プロセッサのパラレルの演算装置において、命令様式ＳＩＭＤで作業が行なわれる場合、従来技術では、しばしばこの場合に適用されるアルゴリズムが全てのスライスでのパラレルのデータ処理に適していないという問題が生じる。
【０００４】
従って、例えば、個々のスライスでデータ処理が行なわれる場合は、それぞれそこで適用されるアルゴリズムが異なっていること依存して、発生する結果は、大抵は、異なった時点もしくはそれぞれのスライスでの異なった数のプロセッサクロックサイクルの後でしか提供することができない。
【０００５】
他のＳＩＭＤスライスと一致する命令処理のシステムは、全く実施することができないか、高い費用をもってしか実施することができない。
【０００６】
この著しく高い費用は、一方で、ソフトウエアによれば、結果のパラレルの提供を実現するためにスライスのために異なった待機時間を構成する処理すべき付加的なプログラムとして発生する。
【０００７】
他方で、この高い費用は、ハードウエアでは、プロセッサの効率を低下させる激しいプロセッサ及びメモリの負荷として生じる。この低下は、例えばメモリの拡張によって回避することができるが、これは、ハードウエア費用の拡大を意味する。
【０００８】
従来技術では、特にデータパスを付属させたスライスにおいてデータ処理を行なう場合に命令様式ＳＩＭＤに対するアルゴリズムの必要な適合を行なうために、スライス及びプロセッサの付属の別のＶＬＩＷアーキテクチャは、相当の範囲で無操作命令（Ｎｏ−Ｏｐｅｒａｔｉｏｎ−Ｂｅｆｅｈｌｅｎ：ＮＯＰ）を供給されなければならないということが欠点であると分かった。
【０００９】
このように、ＳＩＭＤ命令様式の適用の出力増大効果が無効にされるばかりでなく、更に、アルゴリズムを適合させるために、付加的なハードウエア及びソフトウエアの費用が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の課題は、個々のデータパスにおいて命令様式ＳＩＭＤが適用される場合に効率的なデータ処理の個々の適合を実現すること、特に、プロセッサのＶＬＩＷアーキテクチャに供給しなければならないＮＯＰ命令の発生を最小化することにある。
【課題を解決するための手段】
【００１１】
課題の本発明による解決は、ＰＣＵによって、ＶＬＩＷユニット内で発生された、部分指示ワードから成るＶＬＩＷから変換されたＳＩＭＤ命令の結果として、第１及び第２のスライスのそれぞれのデータパス（ＤＰ）内での、レジスタファイルユニット（ＲＦＵ）からのデータのプロセッサのパラレルの処理が、ＳＳＭレジスタバンクからそれぞれのスライスに出力される「シングルスライスホールト」情報によって個々に制御されることによって得られる。
【００１２】
この場合、出力された「シングルスライスホールト」情報の制御作用は、第１及び第２のスライスに対して割り当てられるＳＳＭレジスタバンクのビットがそれぞれ付属する第１及び第２のゲーテッドクロックセルを介してレジスタクロックサプライをスイッチングすることによって、得られる。
【００１３】
これにより、付属の入力レジスタ及び／又はアキュムレータ及び／又はパイプライン制御レジスタは、データパスのスライス内で実行されるデータ処理の状態に応じて、途中で停止される。
【００１４】
出力された「シングルスライスホールト」情報を停止することによって初めて、この機能は、別のＳＩＭＤ命令の実行の際に再開される。
【００１５】
出力された「シングルスライスホールト」情報に依存せずに、プロセッサのレジスタファイルユニット（ＲＦＵ）及びメモリアクセスレジスタが機能を維持する。この場合、ＰＣＵのＳＳＭレジスタバンクは、常にＰＣＵによって書き込み可能である。
【００１６】
この解決策は、プロセッサのデータパスのスライス内で、命令様式ＳＩＭＤに応じてパラレルで個々の計算が開始されることを目標とする。
【００１７】
しかしながら、異なった計算経過によって、スライス内での中間及び／又は最終結果の提供は、異なった時点で、付属するデータパスのパイプライン制御レジスタ、アキュムレータもしくは結果レジスタ内で行なわれる。
【００１８】
従って、中間及び／又は最終結果値を提供した後、もはや結果が得られない、個々のスライスに付属するデータパス内でのデータ処理が中断される。
【００１９】
データ処理は、別のＳＩＭＤ命令の処理が開始された場合、パラレルでスライスの全てのデータパス内で継続される。
【００２０】
課題の本発明による解決策の補完的な構成は、ＶＬＩＷユニットのためのクロックサプライが、プロセッサのプログラムフローからのソフトウエアに依存した情報出力によって制御され、これにより、ＶＬＩＷユニット内に現在存在する部分指示ワードが、機能ユニットでの次のクロックでの再使用のために、引き続きＶＬＩＷユニット内に提供されることにある。
【００２１】
この本発明による解決策は、有利なことに、プロセッサのデータパスもしくは付属するＶＬＩＷアーキテクチャに無操作命令（Ｎｏ−Ｏｐｅｒａｔｉｏｎ−Ｂｅｆｅｈｌｅｎ：ＮＯＰ）又は高い再現性を有する同様の命令を供給しなければならないことにより、データ処理を行なう場合にＳＩＭＤ命令様式への必要なアルゴリズムの適合が必要となった場合に有効である。この場合、同じＶＬＩＷの発生が回避されることによって、メモリスペース量が縮小され、プロセッサの計算負荷が低く維持され、従って、計算力は、効果的に 重要な計算のために使用可能である。
【００２２】
本発明による解決策の補完的な構成の有利な変形例は、ＰＣＵがＶＬＩＷ−ＷＡＩＴコマンドを先行信号ラインを介して予告され、次のクロックでこのコマンドがＰＣＵに付与されることによって、ＶＬＩＷユニット内での別のＶＬＩＷの発生が中断され、その際、次に、ＰＣＵが、「ＶＬＩＷ−ＷＡＩＴ」信号ライン及び第３のゲーテッドクロックセルによってＶＬＩＷユニットのためのクロックサプライをスイッチングすることにある。
【００２３】
この解決策は、プログラムコード内にソフトウエアブレークポイントを設定し、スタートさせることができることによって、ソフトウエアの点検の際のデバッグルーチンを実現することができる。
【発明を実施するための最良の形態】
【００２４】
本発明を、以下でシングルスライスホールト情報の出力に関する実施例を基にして詳細に説明する。図面には、本発明の解決策に関係した、付属の機能ユニットを有する部分が構成されているプロセッサのブロック配線図が図示されている。
【００２５】
「シングルスライスホールト」情報の出力が作用する場合については、ＳＩＭＤ命令がＳＩＭＤ制御バス１２を介してＶＬＩＷユニット２から出力されるということが前提条件である。この個々のＳＩＭＤ命令は、第１及び第２のスライス１８；１９のそれぞれのデータパス１４内でのマルチデータ処理を作動させる。
【００２６】
結果は、付属のアキュムレータ８に異なった時点で提供される。この場合、それぞれ第１及び第２のスライス１８；１９に割り当てられるＳＳＭレジスタバンク１３のビットが設定される。
【００２７】
このビットの信号アロケーションは、第１及び第２のスライス１８；１９にそれぞれ付属するデータパス１４に、第１及び／又は第２のゲーテッドクロックセル３；４を介して供給され、第１及び第２のスライス１８；１９内でのデータ処理を個々に制御する。この制御は、このスライス内に結果が存在する場合に、付属の入力レジスタにおけるクロックサプライとこれによるデータ処理が中断されることによって行なわれる。
【００２８】
例えばスライスの一方で得られた最後の結果を提供した後でＳＩＭＤ制御バス１２に別のＳＩＭＤ命令が出力された場合、ＳＳＭレジスタバンク１３のそれぞれのビットがリセットされ、全てのデータパスが、その入力レジスタにおいてＲＦＵ１１から提供されるデータを読み込むことによって、次のデータ処理を開始する。
【００２９】
従って、データパス１４の個々のスライス内でのデータ処理は、有利なことにＳＩＭＤ命令のパラレルの処理の要求に適合される。
【図面の簡単な説明】
【００３０】
【図１】付属する機能ユニットを有する部分が構成されているプロセッサのブロック配線図を示す。
【符号の説明】
【００２７】
１ プロセッサ
２ ＶＬＩＷユニット（Very-Long-Instruction-Word）
３ 第１のゲーテッドクロックセル
４ 第２のゲーテッドクロックセル
５ ＡＧＵ（Address-Generating-Unit）
６ ＰＣＵ（Process-Controlling-Unit）
７ クロックサプライライン
８ アキュムレータ
９ 別の処理ユニット（ゲーテッドクロックセルを有する）
１０ 別の処理ユニットのレジスタ
１１ ＲＦＵ（レジスタファイルユニット）
１２ ＳＩＭＤ制御バス
１３ ＳＳＭレジスタバンク（Single-Slice-Mode）
１４ データパス
１５ ＳＩＭＤデータパス制御ライン
１６ 先行信号ライン
１７ ＶＬＩＷ−ＷＡＩＴ信号ライン
１８ 第１のスライス
１９ 第２のスライス
２０ 第３のゲーテッドクロックセル

Claims (3)

  1. デジタル信号プロセッサと、パラレルの演算装置内で作動するプログラムフロー及びデータフローをコントロールするためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラムフロー及び／又はデータフローを機能的に制御するための方法において、
    ＰＣＵ（６）によって、ＶＬＩＷユニット（２）内で発生された、部分指示ワードから成るＶＬＩＷから変換されたＳＩＭＤ命令の結果として、第１及び第２のスライス（１８）；（１９）にそれぞれ付属するデータパスＤＰ（１４）内での、レジスタファイルユニット（ＲＦＵ）（１１）からのデータのプロセッサ（１）のパラレルの処理が、ＳＳＭレジスタバンク（１３）から出力される「シングルスライスホールト」情報によって個々に制御され、その際、各スライスに対して割り当てられるＳＳＭレジスタバンク（１３）のビットが第１及び第２のそれぞれのゲーテッドクロックセル（３）；（４）を介してレジスタクロックサプライをスイッチングすることによって、出力された「シングルスライスホールト」情報の制御作用が得られ、これにより、それぞれのスライスに付属するＤＰ（１４）内で実行されるデータ処理の状態に応じて、対応する入力レジスタ及び／又はアキュムレータ及び／又はパイプライン制御レジスタがその機能を途中で停止され、この機能が、出力された「シングルスライスホールト」情報を停止することによって初めて別のＳＩＭＤ命令の実行のために再開されること、出力された「シングルスライスホールト」情報に依存せずに、プロセッサ（１）のレジスタファイルユニット（ＲＦＵ）（１１）及びメモリアクセスレジスタが機能を維持し、この場合、ＰＣＵ（６）のＳＳＭレジスタバンク（１３）が、常にＰＣＵによって書き込み可能であることを特徴とする方法。
  2. ＶＬＩＷユニット（２）のためのクロックサプライが、プロセッサ（１）のプログラムフローからのソフトウエアに依存した情報出力によって制御され、これにより、ＶＬＩＷユニット（２）内に現在存在する部分指示ワードが、機能ユニットでの次のクロックでの再使用のために、引き続きＶＬＩＷユニット内に提供されることを特徴とする請求項１に記載の方法。
  3. ＰＣＵ（６）がＶＬＩＷ−ＷＡＩＴコマンドを先行信号ライン（１６）を介して予告され、次のクロックでこのコマンドがＰＣＵ（６）に付与されることによって、ＶＬＩＷユニット（２）内での別のＶＬＩＷの発生が中断され、その際、次に、ＰＣＵ（６）が、「ＶＬＩＷ−ＷＡＩＴ」信号ライン（１７）及び第３のゲーテッドクロックセル（２０）によってＶＬＩＷユニット（２）のためのクロックサプライをスイッチングすることを特徴とする請求項２に記載の方法。
JP2004504110A 2002-05-14 2003-05-13 プロセッサの効率的な制御をするための方法及び装置 Expired - Fee Related JP4208149B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10221530A DE10221530A1 (de) 2002-05-14 2002-05-14 Verfahren und Anordnung zur leistungseffizienten Steuerung von Prozessoren
PCT/DE2003/001540 WO2003096184A2 (de) 2002-05-14 2003-05-13 Verfahren und anordnung zur leistungseffizienten steuerung von prozessoren

Publications (2)

Publication Number Publication Date
JP2005525637A JP2005525637A (ja) 2005-08-25
JP4208149B2 true JP4208149B2 (ja) 2009-01-14

Family

ID=29413830

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004504110A Expired - Fee Related JP4208149B2 (ja) 2002-05-14 2003-05-13 プロセッサの効率的な制御をするための方法及び装置

Country Status (6)

Country Link
US (2) US20070150701A1 (ja)
EP (1) EP1504342A2 (ja)
JP (1) JP4208149B2 (ja)
AU (1) AU2003240421A1 (ja)
DE (1) DE10221530A1 (ja)
WO (1) WO2003096184A2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7493475B2 (en) * 2006-11-15 2009-02-17 Stmicroelectronics, Inc. Instruction vector-mode processing in multi-lane processor by multiplex switch replicating instruction in one lane to select others along with updated operand address

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044448A (en) * 1997-12-16 2000-03-28 S3 Incorporated Processor having multiple datapath instances
US6845445B2 (en) 2000-05-12 2005-01-18 Pts Corporation Methods and apparatus for power control in a scalable array of processor elements
US6839828B2 (en) * 2001-08-14 2005-01-04 International Business Machines Corporation SIMD datapath coupled to scalar/vector/address/conditional data register file with selective subpath scalar processing mode

Also Published As

Publication number Publication date
AU2003240421A8 (en) 2003-11-11
EP1504342A2 (de) 2005-02-09
US20070150701A1 (en) 2007-06-28
DE10221530A1 (de) 2003-12-04
JP2005525637A (ja) 2005-08-25
WO2003096184A2 (de) 2003-11-20
AU2003240421A1 (en) 2003-11-11
US20080215851A1 (en) 2008-09-04
WO2003096184A3 (de) 2004-02-19

Similar Documents

Publication Publication Date Title
US8051315B2 (en) Power throttling apparatus
US6745336B1 (en) System and method of operand value based processor optimization by detecting a condition of pre-determined number of bits and selectively disabling pre-determined bit-fields by clock gating
US20170031866A1 (en) Computer with Hybrid Von-Neumann/Dataflow Execution Architecture
CN101201811B (zh) 用于soc的加解密协处理器
US20060294344A1 (en) Computer processor pipeline with shadow registers for context switching, and method
JP4996654B2 (ja) プロセッサ
KR100446564B1 (ko) 데이타처리시스템및이시스템에서의연산실행방법
TW201428611A (zh) 響應於輸入資料値以降低在積和熔加運算（ｆｍａ）單元中的功率消耗之技術
WO2009006607A1 (en) Dynamically composing processor cores to form logical processors
JPH04111127A (ja) 演算処理装置
US20030005261A1 (en) Method and apparatus for attaching accelerator hardware containing internal state to a processing core
US7631207B1 (en) Reducing power consumption for processing of common values in microprocessor registers and execution units
JPH0594546A (ja) デジタルプロセツサ
US7685439B2 (en) Method for effecting the controlled shutdown of data processing units
KR101077425B1 (ko) 효율적 인터럽트 리턴 어드레스 저장 메커니즘
JP4208149B2 (ja) プロセッサの効率的な制御をするための方法及び装置
US5892696A (en) Pipeline controlled microprocessor
WO2007057831A1 (en) Data processing method and apparatus
JP4114946B2 (ja) データ処理装置
TWI249130B (en) Semiconductor device
US20090063821A1 (en) Processor apparatus including operation controller provided between decode stage and execute stage
US10534608B2 (en) Local computation logic embedded in a register file to accelerate programs
JPH09319453A (ja) 低消費電力マイクロプロセッサ
JP2008047054A (ja) マイクロプロセッサおよびその制御方法
TW201015435A (en) Power aware retirement

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070305

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080212

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080509

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081007

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081016

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131031

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees